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公開番号2025151600
公報種別公開特許公報(A)
公開日2025-10-09
出願番号2024053113
出願日2024-03-28
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H03L 7/089 20060101AFI20251002BHJP(基本電子回路)
要約【課題】本発明は、以上の課題に鑑み、複数のVCO間でキャリブレーションの結果のバラつきを抑制し、VCOの特性のバラつきを小さくすることができる半導体装置を提供するものである。
【解決手段】この半導体装置は、NチャネルMOSトランジスタを含み、前記NチャネルMOSトランジスタのゲートに入力される入力電圧に応じた周波数の発振信号を出力する電圧制御発振器と、前記入力電圧を供給する入力電圧供給回路と、前記電圧制御発振器のキャリブレーションの実行時において前記入力電圧供給回路に替えて動作してキャリブレーションのためのキャリブレーション電圧を生成するキャリブレーション電圧生成回路とを備える。前記キャリブレーション電圧生成回路は、前記NチャネルMOSトランジスタのしきい値電圧を反映した第1電圧と、任意の固定電圧である第2電圧とを合成した電圧を生成するよう構成される。
【選択図】図3
特許請求の範囲【請求項１】
ＮチャネルＭＯＳトランジスタを含み、前記ＮチャネルＭＯＳトランジスタのゲートに入力される入力電圧に応じた周波数の発振信号を出力する電圧制御発振器と、
前記入力電圧を供給する入力電圧供給回路と、
前記電圧制御発振器のキャリブレーションの実行時において前記入力電圧供給回路に替えて動作してキャリブレーションのためのキャリブレーション電圧を生成するキャリブレーション電圧生成回路と
を備え、
前記キャリブレーション電圧生成回路は、
前記ＮチャネルＭＯＳトランジスタのしきい値電圧を反映した第１電圧と、
任意の固定電圧である第２電圧と
を合成した電圧を生成するよう構成されたことを特徴とする半導体装置。
続きを表示（約 700 文字）【請求項２】
前記キャリブレーション電圧生成回路は、
ダイオード接続された第１電圧生成用ＮチャネルＭＯＳトランジスタを備え、前記第１電圧生成用ＮチャネルＭＯＳトランジスタにおいて前記第１電圧を生成する、請求項１に記載の半導体装置。
【請求項３】
前記キャリブレーション電圧生成回路は、
抵抗素子と、前記第１電圧生成用ＮチャネルＭＯＳトランジスタとを直列接続して構成され、前記抵抗素子に定電流回路で発生させた定電流を流すことにより前記キャリブレーション電圧を生成する、請求項２に記載の半導体装置。
【請求項４】
前記定電流回路は、
第１ＰチャネルＭＯＳトランジスタと第２ＰチャネルＭＯＳトランジスタをカレントミラー接続して構成されるカレントミラー回路と、
前記第１ＰチャネルＭＯＳトランジスタと接地電位との間に接続される基準抵抗素子と、
前記基準抵抗素子の一の端子の電位と基準電圧とを差動増幅して出力信号を前記第１ＰチャネルＭＯＳトランジスタに出力する差動増幅器と
を備える、請求項３に記載の半導体装置。
【請求項５】
請求項１～４のいずれか１項に記載の半導体装置と、前記電圧制御発振器の出力信号と入力信号とを比較して前記入力電圧供給回路を制御する位相周波数比較部とを備える、位相同期回路。
【請求項６】
請求項１～４のいずれか１項に記載の半導体装置と、前記電圧制御発振器の出力信号と入力信号とを比較して前記入力電圧供給回路を制御する位相比較部とを備える、クロック・データ・リカバリ回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、電圧制御発振器を備え、その電圧制御発振器をキャリブレーションする機能を有する半導体装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
位相同期回路（ＰＬＬ回路）やクロック・データ・リカバリ回路（ＣＤＲ回路）には、出力周波数を入力電圧に従って可変とした電圧制御発振器（Voltage-Control Oscillator(ＶＣＯ））が搭載されている。ＶＣＯは、入力電圧をある値に固定することで出力周波数を所望の値に設定することができる。しかし、ＶＣＯを構成するトランジスタ等のばらつきにより、同じ入力電圧を入力させた場合であっても、出力周波数が複数のＶＣＯの間でばらつくという問題がある。このため、ＶＣＯにおいて、キャリブレーション機能を搭載し、このようなバラつきを小さくするための技術が提供されている。
【先行技術文献】
【特許文献】
【０００３】
特許第３２５４４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＶＣＯのキャリブレーションを実行する場合、ＶＣＯに含まれるトランジスタのしきい値電圧のばらつきに影響されて、キャリブレーションの結果において複数のＶＣＯの間でばらつきが生じ、ＶＣＯの特性にもバラつきが生じることがある。このようなバラつきを小さくすることが望まれる。
【０００５】
本発明は、以上の課題に鑑み、複数のＶＣＯ間でキャリブレーションの結果のバラつきを抑制し、ＶＣＯの特性のバラつきを小さくすることができる半導体装置を提供するものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、ＮチャネルＭＯＳトランジスタを含み、前記ＮチャネルＭＯＳトランジスタのゲートに入力される入力電圧に応じた周波数の発振信号を出力する電圧制御発振器と、前記入力電圧を供給する入力電圧供給回路と、前記電圧制御発振器のキャリブレーションの実行時において前記入力電圧供給回路に替えて動作してキャリブレーションのためのキャリブレーション電圧を生成するキャリブレーション電圧生成回路とを備える。前記キャリブレーション電圧生成回路は、前記ＮチャネルＭＯＳトランジスタのしきい値電圧を反映した第１電圧と、任意の固定電圧である第２電圧とを合成した電圧を生成するよう構成される。
【発明の効果】
【０００７】
本発明によれば、複数のＶＣＯ間でキャリブレーションの結果のバラつきを抑制し、ＶＣＯの特性のバラつきを小さくすることができる半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
第１の実施の形態に係る半導体装置１を説明する回路図である。
第１の実施の形態に係る半導体装置１におけるキャリブレーション動作を示す概略図である。
第１の実施の形態に係る半導体装置１におけるキャリブレーション動作を示すグラフである。
第１の実施の形態に係る半導体装置１におけるキャリブレーション動作を示す概略図である。
第１の実施の形態に係る半導体装置１のキャリブレーション電圧生成回路４０の構成の一例を説明する回路図である。
第１の実施の形態に係る半導体装置１のキャリブレーション電圧生成回路４０の動作の一例を説明するグラフである。
第１の実施の形態の半導体装置１のキャリブレーション電圧生成回路４０を説明する概略図である。
第１の実施の形態の半導体装置１のキャリブレーション電圧生成回路４０の動作を説明するグラフである。
第１の実施の形態の半導体装置１のキャリブレーション電圧生成回路４０の動作を説明するグラフである。
第２の実施の形態に係る半導体装置１のキャリブレーション電圧生成回路４０の構成の一例を説明する回路図である。
各実施の形態の適用例を示す。
各実施の形態の適用例を示す。
比較例に係る半導体装置のキャリブレーション電圧生成回路４０Ｃの構成の一例を説明する回路図である。
比較例の動作を説明するグラフである。
比較例の動作を説明するグラフである。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して本実施形態について説明する。添付図面では、機能的に同じ要素は同じ番号で表示される場合もある。なお、添付図面は本開示の原理に則った実施形態と実装例を示しているが、これらは本開示の理解のためのものであり、決して本開示を限定的に解釈するために用いられるものではない。本明細書の記述は典型的な例示に過ぎず、本開示の特許請求の範囲又は適用例を如何なる意味においても限定するものではない。
【００１０】
本実施形態では、当業者が本開示を実施するのに十分詳細にその説明がなされているが、他の実装・形態も可能で、本開示の技術的思想の範囲と精神を逸脱することなく構成・構造の変更や多様な要素の置き換えが可能であることを理解する必要がある。従って、以降の記述をこれに限定して解釈してはならない。
（【００１１】以降は省略されています）

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