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公開番号2025146212
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024046869
出願日2024-03-22
発明の名称メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H01L 25/07 20060101AFI20250926BHJP(基本的電気素子)
要約【課題】大型化を抑制しつつ大容量化できるメモリ装置を提供する。
【解決手段】メモリ装置(1、1A、1B、1C)は、同じ構造を有し、第1方向(D1)に重ねられた構成の複数のメモリチップ(2、2A、2B、2K、2L、2M、2N、5、6)と、メモリチップ(2、2A、2B、2K、2L、2M、2N)と第1方向(D1)と交差する第2方向(D2)に隣り合うように配置されるとともに、各メモリチップ(2、2A、2B、2K、2L、2M、2N、5、6)に備えられた複数のパッド(201～206)のそれぞれに接続されるように構成された複数のリードフレーム(11～18)と、を有し、各メモリチップ(2、2A、2B、2K、2L、2M、2N、5、6)の同じリードフレーム(11～18)に接続される前記電極パッド(201～208)は、同じ種類の電極パッド(201～208)である。
【選択図】図1
特許請求の範囲【請求項１】
同じ構造を有し、第１方向に重ねられた構成の複数のメモリチップと、
前記メモリチップと前記第１方向と交差する第２方向に隣り合うように配置されるとともに、各前記メモリチップに備えられた複数の電極パッドのそれぞれに接続されるように構成された複数のリードフレームと、を有し、
各前記メモリチップの同じ前記リードフレームに接続される前記電極パッドは、同じ種類の前記電極パッドであるように構成されるメモリ装置。
続きを表示（約 640 文字）【請求項２】
前記メモリチップは、メモリアレイを挟んだ両側に同じ種類の前記電極パッドを配置するように構成される請求項１に記載のメモリ装置。
【請求項３】
前記メモリチップは情報の書き込むライト動作時に受信するライトコマンド及び情報の読み出すリード動作時の受信するリードコマンドに含まれるアドレス指定部の特定ビットの情報に基づいて前記ライト動作又はリード動作が実行されるメモリチップに選択されたか否か判定するように構成される請求項１に記載のメモリ装置。
【請求項４】
各前記メモリチップは、それ自体を識別するためのチップ識別情報を記憶するように構成される請求項３に記載のメモリ装置。
【請求項５】
各前記メモリチップは、コマンド実行中に各前記メモリチップに記憶されているチップ識別情報を読み出し、ライトコマンド又はリードコマンドに含まれるアドレス指定部の特定ビットの情報と比較することで前記ライト動作又はリード動作が実行されるメモリチップに選択されたか否か判定するように構成される請求項４に記載のメモリ装置。
【請求項６】
選択されていない前記メモリチップは、スタンバイ状態で待機するように構成される請求項３に記載のメモリ装置。
【請求項７】
各前記メモリチップは、各種類の前記電極パッドの少なくとも一部が前記第１方向の一方側に露出するようにずれて重ねられる構成を有する請求項１に記載のメモリ装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、メモリ装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１で提案されている半導体記憶回路は、１ビットのデータを格納するメモリセルとして、第１トランジスタと、第１トランジスタよりもオン電流の高い第２トランジスタと、を一対としたトランジスタペアを集積化して成る。
【先行技術文献】
【特許文献】
【０００３】
特開２０１１－１０３１５８号公報
【０００４】
［概要］
特許文献１で提案されている半導体記憶回路の記憶容量を増やす場合、メモリアレイの面積が大きくなり、半導体記憶回路が大型化する。また、出荷前のテストのために新たな大きさに対応した治具が必要になる。
【０００５】
本明細書中に開示されているメモリ装置は、同じ構造を有し、第１方向に重ねられた構成の複数のメモリチップと、前記メモリチップと前記第１方向と交差する第２方向に隣り合うように配置されるとともに、各前記メモリチップに備えられた複数の電極パッドのそれぞれに接続されるように構成された複数のリードフレームと、を有する。各前記メモリチップの同じ前記リードフレームに接続される前記電極パッドは、同じ種類の前記電極パッドであるように構成される。
【図面の簡単な説明】
【０００６】
図１は、メモリ装置の全体構成例を示すブロック図である。
図２は、メモリチップの構成例を示すブロック図である。
図３は、上側のメモリチップ又は下側のメモリチップが選択される手順を示すフローチャートである。
図４は、制御回路の選択判定部の構成を示すブロック図である。
図５は、リード動作のために上側のメモリチップが選択されるときの上側のメモリチップの動作状態を示す図である。
図６は、リード動作のために上側のメモリチップが選択されるときの下側のメモリチップの動作状態を示す図である。
図７は、リード動作のために下側のメモリチップが選択されるときの上側のメモリチップの動作状態を示す図である。
図８は、リード動作のために下側のメモリチップが選択されるときの下側のメモリチップの動作状態を示す図である。
図９は、第１変形例のメモリ装置を示す図である。
図１０は、第２変形例のメモリ装置に用いるメモリチップの側面図である。
図１１は、４個のメモリチップを有するメモリ装置の選択判定部のブロック図である。
図１２は、４個のメモリチップを有する場合のチップ識別情報の一例を示す図である。
【０００７】
［詳細な説明］
本明細書において、図１に示すメモリ装置１を基準として方向を定義する。図１に示す状態のメモリ装置１において、紙面厚み方向を第１方向Ｄ１とする。また、図１に示す状態のメモリ装置１において、左右方向を第２方向Ｄ２とし、上下方向を第３方向Ｄ３とする。つまり、第２方向Ｄ２は、第１方向Ｄ１と交差する方向であり、第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２と交差する方向である。なお、図１に示すメモリ装置１において、第１方向Ｄ１、第２方向Ｄ２及び第３方向Ｄ３は、ともに互いと直交する。
【０００８】
＜メモリ装置＞
図１は、メモリ装置１の全体構成例を示すブロック図である。図１に示すメモリ装置１は、ダイボンドフレーム１０と、リードフレーム１１～１８と、２個のメモリチップ２と、パッケージ３と、ボンディングワイヤ４と、を有する。
【０００９】
ダイボンドフレーム１０は、板状の部材である。ダイボンドフレーム１０は、２個のメモリチップ２を保持する。２個のメモリチップ２は、第１方向Ｄ１に並んで配置される。なお、２個のメモリチップ２を上側のメモリチップ２Ａ、下側のメモリチップ２Ｂとして区別する場合がある。
【００１０】
リードフレーム１１～１８は、ダイボンドフレーム１０と第２方向Ｄ２に隣り合うように配置される。図１に示すメモリ装置１において、リードフレーム１１～リードフレーム１４は、ダイボンドフレーム１０の左側、すなわち、第２方向Ｄ２の一方側に配置される。また、リードフレーム１５～リードフレーム１８は、ダイボンドフレーム１０の右側、すなわち、第２方向Ｄ２の他方側に配置される。
（【００１１】以降は省略されています）

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