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公開番号2025142920
公報種別公開特許公報(A)
公開日2025-10-01
出願番号2024042544
出願日2024-03-18
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人,個人
主分類H10D 1/47 20250101AFI20250924BHJP()
要約【課題】耐圧を向上させることが可能な半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板1上に形成された絶縁層2と、絶縁層2内に埋め込まれた抵抗器と、を備え、抵抗器は、第1抵抗層(抵抗器R(1))と、第1抵抗層の一端に電気的に接続された第1埋込電極(第2接続領域BE(2))と、前記第1埋込電極に容量結合した第1ダミー配線(DW(1))と、第1抵抗層(抵抗器R(1))に隣接して配置された第2抵抗層(抵抗器R(2))と、第2抵抗層(抵抗器R(2))の一端に電気的に接続され、第1ダミー配線(DW(1))に電気的に接続された第2埋込電極(BE(N))と、を備える。
【選択図】図8
特許請求の範囲【請求項１】
半導体基板上に形成された絶縁層と、
前記絶縁層内に埋め込まれた抵抗器と、を備え、
前記抵抗器は、
第１抵抗層と、
前記第１抵抗層の一端に電気的に接続された第１埋込電極と、
前記第１埋込電極に容量結合した第１ダミー配線と、
第１抵抗層に隣接して配置された第２抵抗層と、
前記第２抵抗層の一端に電気的に接続され、前記第１ダミー配線に電気的に接続された第２埋込電極と、
を備える半導体装置。
続きを表示（約 1,700 文字）【請求項２】
半導体基板上に形成された絶縁層と、
前記絶縁層内に埋め込まれた抵抗器と、を備え、
前記抵抗器は、
第１抵抗層と、
前記第１抵抗層の一端に電気的に接続された第１埋込電極と、
前記第１埋込電極に電気的に接続された第１ダミー配線と、
前記第１ダミー配線に容量結合した第２ダミー配線と、
前記第２ダミー配線に電気的に接続された第２埋込電極と、
前記第２埋込電極に電気的に接続され、前記第１抵抗層に隣接して配置された第２抵抗層と、
を備える半導体装置。
【請求項３】
前記抵抗器は、第３ダミー配線と、
前記第３ダミー配線に容量結合した第３埋込電極と、
前記第２抵抗層及び前記第３埋込電極に電気的に接続された第３抵抗層と、
を備える請求項２に記載の半導体装置。
【請求項４】
半導体基板上に形成された絶縁層と、
前記絶縁層内に埋め込まれ、第１タイプの抵抗層群及び第２タイプの抵抗層群を含む抵抗器と、
を備え、
前記第１タイプの抵抗層群は、前記第２タイプの抵抗層群よりも、前記抵抗器の長手方向の端部に近い位置に配置され、
前記第１タイプの抵抗層群は、整列配置された複数の第１抵抗ユニットを備え、それぞれの前記第１抵抗ユニットは、
第１ダミー配線と、
前記第１ダミー配線に電気的に接続された第１埋込電極と、
前記第１埋込電極に電気的に接続された第１抵抗層と、
を備え、
前記第２タイプの抵抗層群は、整列配置された複数の第２抵抗ユニットを備え、それぞれの前記第２抵抗ユニットは、
第２ダミー配線と、
前記第２ダミー配線に容量結合した第２埋込電極と、
前記第２埋込電極に電気的に接続された第２抵抗層と、
を備える、
半導体装置。
【請求項５】
複数の前記第１ダミー配線は、前記抵抗器の端部に位置する第１電極を囲むように配置され、
前記第２ダミー配線は、前記第１電極を囲まないように延びている、
請求項４に記載の半導体装置。
【請求項６】
前記第１タイプの抵抗層群に属する抵抗層の数はＮ
１
個であり、
前記第２タイプの抵抗層群に属する抵抗層の数はＮ
２
個であり、
Ｎ
１
及びＮ
２
は自然数であり、Ｎ
１
＜Ｎ
２
の関係を満たす、
請求項４に記載の半導体装置。
【請求項７】
平面視において、前記抵抗器の長手方向の端部に位置する延在領域を備え、
前記延在領域は、前記絶縁層内に埋設された１以上のダミー抵抗層を備え、このダミー抵抗層の一方端は、前記第１埋込電極に接続されている、
請求項１に記載の半導体装置。
【請求項８】
平面視において、前記抵抗器の長手方向の端部に位置する延在領域を備え、
前記延在領域は、前記絶縁層内に埋設された１以上のダミー抵抗層を備え、このダミー抵抗層の一方端は、埋込電極に接続されている、
請求項２に記載の半導体装置。
【請求項９】
平面視において、
前記延在領域に含まれる前記第１埋込電極と、前記第２埋込電極との間の最短距離Ｘ１と、
前記延在領域に含まれる前記第１埋込電極と、前記第１ダミー配線との間の最短距離Ｘ２とは、
Ｘ１≦Ｘ２の関係満たす、
請求項７に記載の半導体装置。
【請求項１０】
平面視において、
前記延在領域に含まれる前記埋込電極は、前記第１埋込電極に隣接しており、
前記延在領域に含まれる前記埋込電極と、前記第１埋込電極との間の最短距離Ｘ１と、
前記延在領域に含まれる前記埋込電極と、前記第１ダミー配線との間の最短距離Ｘ２とは、
Ｘ１≦Ｘ２の関係満たす、
請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
特許文献１は、チップ内に複数の抵抗素子を含む半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２３／０８５０２６号
【０００４】
[概要]
本開示は、耐圧を向上させることが可能な半導体装置を提供する。
【０００５】
本開示の半導体装置は、半導体基板上に形成された絶縁層と、前記絶縁層内に埋め込まれた抵抗器と、を備え、前記抵抗器は、第１抵抗層と、前記第１抵抗層の一端に電気的に接続された第１埋込電極と、前記第１埋込電極に容量結合した第１ダミー配線と、第１抵抗層に隣接して配置された第２抵抗層と、前記第２抵抗層の一端に電気的に接続され、前記第１ダミー配線に電気的に接続された第２埋込電極と、を備える。
【図面の簡単な説明】
【０００６】
図１は、高電圧検出装置を搭載した半導体パッケージの平面図である。
図２は、高電圧検出装置の回路図である。
図３は、第１例の抵抗器の回路図（図３（Ａ））及び第２例の抵抗器の回路図（図３（Ｂ））である。
図４は、高抵抗部を含む抵抗器の回路図である。
図５は、高抵抗部を含む抵抗器の平面図である。
図６は、図５に示した抵抗器のＡ－Ａ矢印に沿った縦断面構成を示す図（図６（Ａ））、Ｂ－Ｂ矢印に沿った縦断面構成を示す図（図６（Ｂ））、Ｃ－Ｃ矢印に沿った縦断面構成を示す図（図６（Ｃ））である。
図７は、高抵抗部を含む抵抗器の回路図である。
図８は、高抵抗部を含む抵抗器の平面図である。
図９は、図８に示した抵抗器のＡ－Ａ矢印に沿った縦断面構成を示す図（図９（Ａ））、Ｂ－Ｂ矢印に沿った縦断面構成を示す図（図９（Ｂ））、Ｃ－Ｃ矢印に沿った縦断面構成を示す図（図９（Ｃ））である。
図１０は、抵抗層の端部近傍の斜視図である。
図１１は、高電圧用の入力電極の近傍にダミー配線を配置した場合の抵抗器の平面図である。
図１２は、一例の抵抗チップの平面図である。
図１３は、抵抗チップの高抵抗部の近傍領域の平面図である。
図１４は、抵抗層の配置間隔を変えた高抵抗部を含む抵抗器の平面図である。
図１５は、電圧検出用の低抵抗部の平面図（図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ））である。
図１６は、抵抗層の端部近傍の斜視図である。
【０００７】
［詳細な説明］
以下、図面を参照して種々の例示的実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附することとし、重複する説明は省略する。
【０００８】
図１は、高電圧検出装置を搭載した半導体パッケージ１００の平面図である。なお、同図では、上部の蓋材を除いた状態が示されている。
【０００９】
半導体パッケージ１００は、凹部Ｄ１を有するケース３０を備えている。ケース３０は、樹脂又はセラミックなどの絶縁性材料からなる。半導体パッケージ１００は、凹部Ｄ１内の第１ダイパッド１１０上に配置された抵抗チップ１０（半導体装置）と、凹部Ｄ１内の第２ダイパッド１２０上に配置された増幅器チップ２０（半導体装置）とを備えている。半導体パッケージ１００の凹部Ｄ１の開口端は、図示しない蓋材で封止され、凹部Ｄ１内は密閉空間とされている。蓋材の材料は樹脂等の絶縁材料とすることができ、凹部Ｄ１内は気体を充填してもよく、絶縁材料を充填してもよい。第１ダイパッド１１０及び第２ダイパッド１２０には、リードフレームを介して、グランド電位などの適切な電位が与えられる。また、必要に応じて、例えば、第１ダイパッド１１０の電位を高電位とすることも可能である。
【００１０】
抵抗チップ１０の出力電圧は、増幅器チップ２０に入力される。増幅器チップ２０は、検出した電圧に応じた出力電圧を出力する。
（【００１１】以降は省略されています）

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