特許ウォッチ

公開番号2025146220
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024046884
出願日2024-03-22
発明の名称不揮発性メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 8/10 20060101AFI20250926BHJP(情報記憶)
要約【課題】小型化することができる不揮発性メモリ装置を提供する。
【解決手段】デコーダ(20、30)は、k番目(kは、k<nを満たす整数)の選択グループ(221、222)のスイッチング素子(221a～221b、222a～222d)のそれぞれは、k+1番目の選択グループ(222、223)に含まれる複数のスイッチング素子(222a～222d、223a～223h)のそれぞれ異なる複数個のスイッチング素子(222a～222d、223a～223h)と接続されるように構成され、1番目の選択グループ(221)の各スイッチング素子(221a、221b)が所定の電圧が印加される電圧端(VSS)に接続されるとともに、n番目の選択グループ(223)の各スイッチング素子(223a～223h)がドライバ回路(23)に接続される構成である。
【選択図】図6
特許請求の範囲【請求項１】
メモリアレイに接続された複数の配線を駆動するように構成されたデコーダを有する不揮発性メモリ装置であって、
前記デコーダは、
前記配線を指定するためのアドレス指定信号に応じて選択信号を出力するように構成されたプリデコード回路と、
前記プリデコード回路から供給される前記選択信号に基づいて駆動されて指定された前記配線を選択するように構成された選択回路と、
前記選択回路に接続されて選択された前記配線を駆動するように構成されたドライバ回路と、を有し、
前記選択回路は、
複数のスイッチング素子が並列に接続されている構成のｎ個（ｎは、２以上の整数）の選択グループを有し、
ｋ番目（ｋは、ｋ＜ｎを満たす整数）の前記選択グループの前記スイッチング素子のそれぞれは、ｋ＋１番目の前記選択グループに含まれる複数の前記スイッチング素子のそれぞれ異なる複数個の前記スイッチング素子と接続されるように構成され、
１番目の前記選択グループの各スイッチング素子が所定の電圧が印加される電圧端に接続されるとともに、ｎ番目の前記選択グループの各スイッチング素子が前記ドライバ回路に接続されるように構成された不揮発性メモリ装置。
続きを表示（約 1,100 文字）【請求項２】
前記選択回路が３個以上（ｎ≧３）の前記選択グループを有する場合において、各前記選択グループの各前記スイッチング素子は、それぞれ、アクティブ領域を含むトランジスタセルにて構成され、
ｍ番目の前記選択グループの前記トランジスタセルが、ｒ番目（ｍ、ｒは、１≦ｍ＜ｒ≦ｎを満たす整数）の前記選択グループの前記トランジスタセルの間に配置される構成である請求項１に記載の不揮発性メモリ装置。
【請求項３】
各前記選択グループの各前記スイッチング素子は、それぞれ、アクティブ領域を含むトランジスタセルにて構成され、
複数の前記トランジスタセルの少なくとも一部が、共通アクティブ領域と、複数の個別アクティブ領域とを有する構成を有する複合トランジスタセルを有する構成であり、前記複合トランジスタセルは、複数のスイッチング素子を構成する構成である請求項１に記載の不揮発性メモリ装置。
【請求項４】
複数の前記複合トランジスタセルの少なくとも一つは、
１つの前記共通アクティブ領域を挟んで反対側の位置に前記共通アクティブ領域とそれぞれ対向するように構成された２つの第１個別アクティブ領域と、
前記共通アクティブ領域の２個の前記第１個別アクティブ領域とは異なる位置に対向してＴ字形状を構成するように配置された１つの第２個別アクティブ領域と、を有する構成のＴ状複合トランジスタセルであり、
前記Ｔ状複合トランジスタセルの前記第１個別アクティブ領域と前記共通アクティブ領域とで構成される前記スイッチング素子と、前記第２個別アクティブ領域と前記共通アクティブ領域とで構成される前記スイッチング素子と、は異なる前記選択グループのスイッチング素子となるように構成される構成である請求項３に記載の不揮発性メモリ装置。
【請求項５】
複数の前記Ｔ状複合トランジスタセルが、２個の前記第１個別アクティブ領域が並ぶ方向である第１方向に並んで配置されており、
隣り合う前記Ｔ状複合トランジスタセルの各第２個別アクティブ領域は、それぞれの前記共通アクティブ領域の前記第１方向と交差する第２方向の異なる側に連結され、
隣り合う前記Ｔ状複合トランジスタセルは、少なくとも一部が前記第１方向に重なるように構成された請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記プリデコード回路は、動作開始を指示するイネーブル信号によって、１番目の前記選択グループの前記スイッチング素子を駆動するように構成された請求項１から請求項５のいずれかに記載の不揮発性メモリ装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、不揮発性メモリ装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１で提案されている半導体不揮発記憶回路は、Ｘデコーダでワード線を選択し、Ｙデコーダでビット線を選択することで、情報のリード動作又はライト動作を実施するメモリセルを選択している。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－２１２０６１号公報
【０００４】
［概要］
近年、メモリ容量の増大に伴い、半導体不揮発記憶回路の各回路の小型化の要求が高まっている。
【０００５】
本明細書中に開示されている不揮発性メモリ装置は、第１電流を出力可能な構成の第１メモリ素子と、前記第１メモリ素子と並列に配置されて第２電流を出力可能な構成の第２メモリ素子と、一定の範囲で変動する参照電流を供給可能な構成の電流供給回路と、前記第１電流と前記参照電流との大小及び前記第２電流と前記参照電流との大小を比較可能な構成のセンスアンプと、前記センスアンプに接続されて、前記第１電流と前記参照電流との比較結果である第１比較結果と、前記第２電流と前記参照電流との比較結果である第２比較結果に基づいて、前記第１電流の電流値と前記第２電流の電流値との差を取得する構成の電流差取得回路と、を有するように構成されている。
【図面の簡単な説明】
【０００６】
図１は、不揮発性メモリ装置の全体構成例を示すブロック図である。
図２は、従来のＸデコーダの回路図である。また、
図３は、トランジスタセルを示す図である。
図４は、従来のＸデコーダのレイアウト図である。
図５は、アドレス指定信号と選択されるワード線の関係を示す図である。
図６は、本実施形態にかかる不揮発性メモリ装置に用いられるＸデコーダの回路図である。
図７は、Ｘデコーダのレイアウト図である。
図８は、第２実施形態の不揮発性メモリ装置に用いられるＸデコーダの回路図である
。図９は、Ｘデコーダの動作状態を示す概略回路図である。
図１０は、第３実施形態の不揮発性メモリ装置に用いられるＸデコーダのレイアウト図である。
図１１は、第４実施形態の不揮発性メモリ装置に用いられるＸデコーダのレイアウト図である。
【０００７】
［詳細な説明］
本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。以下、Ｎチャネル型ＭＯＳ電界効果トランジスタをＮＭＯＳトランジスタと称し、Ｐチャネル型ＭＯＳ電界効果トランジスタをＰＭＯＳトランジスタと称す。
【０００８】
＜第１実施形態＞
図１は、不揮発性メモリ装置１の全体構成例を示すブロック図である。図１に示す不揮発性メモリ装置１は、メモリアレイ１０と、Ｘデコーダ２０と、Ｙデコーダ３０と、制御回路４０と、を有する。なお、不揮発性メモリ装置１は、メモリアレイ１０と、Ｘデコーダ２０と、Ｙデコーダ３０と、制御回路４０と、を１つのパッケージに集積した、ＩＣ（Integrated Circuit）として構成されてもよい。
【０００９】
メモリアレイ１０は、Ｘ軸方向に敷設されたｍ本のワード線ＷＬ１～ＷＬｍと、Ｙ軸方向に敷設された２ｎ本のビット線ＢＬ１～ＢＬ２ｎと、ワード線ＷＬ１～ＷＬｍ及びビット線ＢＬ１～ＢＬ２ｎに沿ってマトリクス状に配列された複数（＝ｍ×ｎ）のメモリセルＣＥＬＬと、を有する。メモリアレイ１０の構成及び動作については、後ほど詳述する。
【００１０】
Ｘデコーダ（ロウデコーダ）２０は、制御回路４０からの指示に応じてワード線ＷＬ１～ＷＬｍを駆動する。Ｙデコーダ（カラムデコーダ）３０は、制御回路４０からの指示に応じてビット線ＢＬ１～ＢＬ２ｎを駆動する。制御回路４０は、装置外部から入力されるコマンドに応じて、装置各部を制御する。
（【００１１】以降は省略されています）

関連特許