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公開番号2025180550
公報種別公開特許公報(A)
公開日2025-12-11
出願番号2024087956
出願日2024-05-30
発明の名称半導体集積回路
出願人ローム株式会社
代理人個人,個人,個人,個人
主分類H10D 89/00 20250101AFI20251204BHJP()
要約【課題】DAC回路のスイッチング回路の配線効率の低下を抑制できる半導体集積回路を提供する。
【解決手段】半導体集積回路1は、第1スイッチSW1と第2スイッチSW2の状態に応じた電圧レベルの出力信号Doutを出力する。出力回路20と第1スイッチトランジスタM3の間に第1補償トランジスタM1が直列接続され、出力回路20と第2スイッチトランジスタM4の間に第2補償トランジスタM2が直列接続されている。第1補償トランジスタM1の第2主電極と第1スイッチトランジスタM3、第2補償トランジスタM2の第2主電極と第2スイッチトランジスタM4の第1主電極、第1スイッチトランジスタM3の第2主電極と第2スイッチトランジスタM4の第2主電極が、それぞれ半導体基板200で一体化されている。
【選択図】図4
特許請求の範囲【請求項１】
第１信号に制御される第１スイッチ、および前記第１信号を反転させた第２信号に制御される第２スイッチを含むスイッチング回路と、
前記第１スイッチと前記第２スイッチのオンオフ状態に応じて電圧レベルが設定される出力信号を出力する出力回路と、
を備え、前記第１信号をデジタル信号としてデジタルアナログ変換した前記出力信号を出力する半導体集積回路であって、
前記スイッチング回路が、
前記第１信号が制御電極に入力される第１スイッチトランジスタと、
前記第２信号が制御電極に入力される第２スイッチトランジスタと、
前記出力回路と前記第１スイッチトランジスタの間に直列接続された第１補償トランジスタと、
前記出力回路と前記第２スイッチトランジスタの間に直列接続された第２補償トランジスタと、
を含み、
前記第１補償トランジスタ、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第２補償トランジスタがこの順に半導体基板に形成され、
前記第１補償トランジスタの第２主電極と前記第１スイッチトランジスタの第１主電極が前記半導体基板で一体化され、
前記第２補償トランジスタの第２主電極と前記第２スイッチトランジスタの第１主電極が前記半導体基板で一体化され、
前記第１スイッチトランジスタの第２主電極と前記第２スイッチトランジスタの第２主電極が前記半導体基板で一体化されている、
半導体集積回路。
続きを表示（約 1,100 文字）【請求項２】
前記第１補償トランジスタ、前記第１スイッチトランジスタ、前記第２スイッチトランジスタおよび前記第２補償トランジスタが、前記第１スイッチトランジスタと前記第２スイッチトランジスタの境界において、前記半導体基板の主面の法線を対称軸として線対称に構成されている、請求項１に記載の半導体集積回路。
【請求項３】
前記第１スイッチトランジスタの第２主電極および前記第２スイッチトランジスタの第２主電極と電気的に接続された定電流回路を更に備える、請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１補償トランジスタ、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第２補償トランジスタが第１方向に沿ってこの順に配置され、前記定電流回路を含む第１パターンセルと、
前記第１補償トランジスタ、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第２補償トランジスタが前記第１方向と逆向きの第２方向に沿ってこの順に配置され、前記定電流回路を含む第２パターンセルと、
を含み、
前記第１方向に沿って前記第１パターンセルと前記第２パターンセルが配列されている、
請求項３に記載の半導体集積回路。
【請求項５】
デジタル信号を出力するデジタル信号回路と、
前記デジタル信号が入力され、前記第１信号を出力するラッチ回路と、
を更に備える、請求項４に記載の半導体集積回路。
【請求項６】
前記定電流回路、前記スイッチング回路、前記ラッチ回路、前記デジタル信号回路が前記第１方向に対して垂直に配置されて回路ブロックを構成する、請求項５に記載の半導体集積回路。
【請求項７】
前記第１方向に平行な対称線を対称軸として線対称に配置された２つの前記回路ブロックからなる回路ブロック対を備える、請求項６に記載の半導体集積回路。
【請求項８】
前記回路ブロックのそれぞれに含まれる前記定電流回路が、前記対称線を挟んで対向し、かつ前記対称線を対称軸として線対称に構成されている、請求項７に記載の半導体集積回路。
【請求項９】
前記回路ブロック対が前記第１方向に沿って複数配列された回路グループが構成されている、請求項７に記載の半導体集積回路。
【請求項１０】
複数の前記回路グループが前記半導体基板にマトリクス状に配置されている、請求項９に記載の半導体集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体集積回路に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
半導体基板にトランジスタなどの素子を形成した半導体集積回路が使用されている。例えば、スイッチング回路を用いてデジタル信号をアナログ信号に変換するデジタルアナログ変換回路（以下、「ＤＡＣ回路」とも表記する。）が半導体基板に形成されている。
【先行技術文献】
【特許文献】
【０００３】
特開２００７－３２４６６１号公報
【０００４】
［概要］
半導体集積回路では、同一構造のトランジスタを半導体基板に同じ向きに形成するレイアウトを採用可能である。しかし、半導体集積回路においてトランジスタを同じ向きに形成すると、配線が長くなって配線効率の低下が生じる場合がある。本開示は、配線効率の低下を抑制できる半導体集積回路を提供することを目的とする。
【０００５】
本開示の一態様は、第１信号に制御される第１スイッチ、および第１信号を反転させた第２信号に制御される第２スイッチを含むスイッチング回路と、第１スイッチと第２スイッチのオンオフ状態に応じて電圧レベルが設定される出力信号を出力する出力回路を備え、第１信号をデジタル信号としてデジタルアナログ変換した出力信号を出力する半導体集積回路である。スイッチング回路は、第１信号が制御電極に入力される第１スイッチトランジスタと、第２信号が制御電極に入力される第２スイッチトランジスタと、出力回路と第１スイッチトランジスタの間に直列接続された第１補償トランジスタと、出力回路と第２スイッチトランジスタの間に直列接続された第２補償トランジスタを含む。第１補償トランジスタ、第１スイッチトランジスタ、第２スイッチトランジスタ、第２補償トランジスタがこの順に半導体基板に形成されている。第１補償トランジスタの第２主電極と第１スイッチトランジスタの第１主電極が半導体基板で一体化され、第２補償トランジスタの第２主電極と第２スイッチトランジスタの第１主電極が半導体基板で一体化され、第１スイッチトランジスタの第２主電極と第２スイッチトランジスタの第２主電極が半導体基板で一体化されている。
【図面の簡単な説明】
【０００６】
図１は、実施形態に係る半導体集積回路の構成を示す回路図である。
図２は、実施形態に係る半導体集積回路の動作を説明するためのタイムチャートである。
図３は、実施形態に係る半導体集積回路のスイッチング回路の構成を示す回路図である。
図４は、実施形態に係る半導体集積回路のスイッチング回路を構成するトランジスタのレイアウトを示す模式的な断面図である。
図５は、実施形態に係る半導体集積回路のスイッチング回路を構成するトランジスタのレイアウトを示す模式的な平面図である。
図６は、スイッチング回路を構成するトランジスタの比較例のレイアウトを示す模式的な平面図である。
図７は、実施形態に係る半導体集積回路のスイッチング回路を流れる電流のタイムチャートである。
図８は、実施形態に係る半導体集積回路の第１パターンセルと第２パターンセルの配置を示す模式図である。
図９は、実施形態に係る半導体集積回路の複数のパターンセルの配置を示す模式図である。
図１０は、実施形態に係る半導体集積回路の回路ブロックの構成を示す模式図である。
図１１は、実施形態に係る半導体集積回路の回路ブロック対の構成を示す模式図である。
図１２は、実施形態に係る半導体集積回路の定電流トランジスタの構成を示す模式図である。
図１３は、実施形態に係る半導体集積回路の回路グループの構成を示す模式図である。
図１４は、実施形態に係る半導体集積回路を４つの回路グループにより構成した例を示す模式図である。
図１５Ａは、実施形態に係る半導体集積回路における歪み特性を示すグラフである。
図１５Ｂは、比較例のスイッチング回路を使用した半導体集積回路における歪み特性を示すグラフである。
【０００７】
［詳細な説明］
次に、図面を参照して実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係又は比率が異なる部分が含まれていることは勿論である。
【０００８】
また、以下に示す実施形態は、技術的思想を具体化するための装置又は方法を例示するものであって、構成部品の形状、構造、配置などを下記のものに特定するものでない。この実施形態は、特許請求の範囲において種々の変更を加えることができる。
【０００９】
本発明の実施形態に係る半導体集積回路１は、図１に示すように、スイッチング回路１０、出力回路２０、定電流回路３０、デジタル信号回路４０、ラッチ回路５０、およびインバータ６０を備える。スイッチング回路１０は、第１信号Ｓ１に制御される第１スイッチＳＷ１、および第１信号Ｓ１を反転させた第２信号Ｓ２に制御される第２スイッチＳＷ２を含む。出力回路２０は、第１スイッチＳＷ１と第２スイッチＳＷ２のオンオフ状態に応じて電圧レベルが設定される出力信号Ｄｏｕｔを出力する。
【００１０】
第１スイッチＳＷ１の第１端子は、第１抵抗Ｒ１を介して、スイッチング回路１０に電流を供給する第１電源Ｖ１に接続されている。第１スイッチＳＷ１の第２端子は、定電流回路３０に接続されている。第２スイッチＳＷ２の第１端子は、第２抵抗Ｒ２を介して第１電源Ｖ１に接続されている。第２スイッチＳＷ２の第２端子は、定電流回路３０に接続されている。
（【００１１】以降は省略されています）

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