特許ウォッチ

公開番号2025174095
公報種別公開特許公報(A)
公開日2025-11-28
出願番号2024080150
出願日2024-05-16
発明の名称コントローラ、ターゲット、及び通信システム
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H04L 1/00 20060101AFI20251120BHJP(電気通信技術)
要約【課題】通信効率の低下を抑制しつつ通信品質の向上を図ることができるコントローラを提供する。
【解決手段】コントローラ(CNT1)は、ターゲット(TG1、TG2)とシリアル通信を行うように構成されたコントローラであって、前記コントローラが前記ターゲットの記憶回路(201)に対してデータ書き込みを行う際に、前記ターゲットのアドレス、前記記憶回路のアドレス、及び書き込みデータを含む信号列のCRC値を計算するように構成された演算回路(101)と、前記ターゲットのアドレス、前記記憶回路のアドレス、前記書き込みデータ、及び前記CRC値を前記ターゲットに送信するように構成された通信回路(102)と、を備える。前記演算回路は、前記ターゲットから肯定応答が返ってきたときに計算途中の計算値を保持するように構成されている。
【選択図】図5
特許請求の範囲【請求項１】
ターゲットとシリアル通信を行うように構成されたコントローラであって、
前記コントローラが前記ターゲットの記憶回路に対してデータ書き込みを行う際に、前記ターゲットのアドレス、前記記憶回路のアドレス、及び書き込みデータを含む信号列のＣＲＣ値を計算するように構成された演算回路と、
前記ターゲットのアドレス、前記記憶回路のアドレス、前記書き込みデータ、及び前記ＣＲＣ値を前記ターゲットに送信するように構成された通信回路と、
を備え、
前記演算回路は、前記ターゲットから肯定応答が返ってきたときに計算途中の計算値を保持するように構成されている、コントローラ。
続きを表示（約 1,300 文字）【請求項２】
前記ターゲットと前記コントローラとは、前記コントローラから出力されるクロック信号を伝送するように構成された第１信号線及び前記クロック信号に同期するシリアルデータ信号を伝送するように構成された第２信号線を介して接続され、
前記演算回路は、前記シリアルデータ信号を受け取るように構成されている、請求項１に記載のコントローラ。
【請求項３】
コントローラとシリアル通信を行うように構成されたターゲットであって、
前記コントローラが前記ターゲットの記憶回路からデータ読み出しを行う際に、前記ターゲットのアドレス、前記記憶回路のアドレス、及び読み出しデータを含む信号列のＣＲＣ値を計算するようにそれぞれ構成された演算回路と、
前記読み出しデータ、及び前記ＣＲＣ値を前記コントローラに送信するように構成された通信回路と、
を備え、
前記演算回路は、第１演算回路及び第２演算回路を含み、
前記第１演算回路及び前記第２演算回路はそれぞれ、受け取った信号列についてＣＲＣ演算を行うように構成されており、
前記第１演算回路は、前記シリアル通信のスタートコンディションでリセット動作を行うように構成され、
前記第２演算回路は、前記ターゲットが最初に受け取った前記ターゲットのアドレスに対して肯定応答を返すタイミングで前記第１演算回路が行っている計算途中の計算値を受け取り、前記シリアル通信のスタートコンディションでリセット動作を回避するように構成されている、ターゲット。
【請求項４】
前記第２演算回路は、前記コントローラに肯定応答を返したとき及び前記コントローラが前記シリアル通信のスタートコンディションを出力したときのそれぞれで計算途中の計算値を保持するように構成されている、請求項３に記載のターゲット。
【請求項５】
前記ターゲットと前記コントローラとは、前記コントローラから出力されるクロック信号を伝送するように構成された第１信号線及び前記クロック信号に同期するシリアルデータ信号を伝送するように構成された第２信号線を介して接続され、
前記第１演算回路は、前記シリアルデータ信号を受け取るように構成されている、請求項３に記載のターゲット。
【請求項６】
請求項１又は請求項２に記載のコントローラと、前記ターゲットと、を備え、
前記ターゲットは、前記ターゲットが受信した前記ターゲットのアドレス、前記記憶回路のアドレス、及び前記書き込みデータに誤りがないかを前記ＣＲＣ値を用いて検証するように構成されている、通信システム。
【請求項７】
請求項３～５のいずれか一項に記載のターゲットと、前記コントローラと、を備え、
前記コントローラは、前記ターゲットが受信した前記ターゲットのアドレス及び前記記憶回路のアドレスと前記コントローラが受信した前記読み出しデータとに誤りがないかを前記ＣＲＣ値を用いて検証するように構成されている、通信システム。

発明の詳細な説明【技術分野】
【０００１】
本開示は、コントローラ、ターゲット、及び通信システムに関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
送信側から受信側に送信したデータが正確に送られているかどうかを検証するためにＣＲＣ（Cyclic Redundancy Check）値が用いられる（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１０－１６７５１号公報
【０００４】
［概要］
しかしながら、データのみがＣＲＣ演算の対象になっている場合、送信側から受信側にデータが送信されるときにデータとともに送信側から受信側に送信されるアドレス情報に誤りがないかを検証することができず、通信品質の面で課題が残る。
【０００５】
本開示に係るコントローラは、ターゲットとシリアル通信を行うように構成されたコントローラであって、前記コントローラが前記ターゲットの記憶回路に対してデータ書き込みを行う際に、前記ターゲットのアドレス、前記記憶回路のアドレス、及び書き込みデータを含む信号列のＣＲＣ値を計算するように構成された演算回路と、前記ターゲットのアドレス、前記記憶回路のアドレス、前記書き込みデータ、及び前記ＣＲＣ値を前記ターゲットに送信するように構成された通信回路と、を備え、前記演算回路は、前記ターゲットから肯定応答が返ってきたときに計算途中の計算値を保持するように構成されている。
【０００６】
本開示に係るターゲットは、コントローラとシリアル通信を行うように構成されたターゲットであって、前記コントローラが前記ターゲットの記憶回路からデータ読み出しを行う際に、前記ターゲットのアドレス、前記記憶回路のアドレス、及び読み出しデータを含む信号列のＣＲＣ値を計算するようにそれぞれ構成された演算回路と、前記読み出しデータ、及び前記ＣＲＣ値を前記コントローラに送信するように構成された通信回路と、を備え、前記演算回路は、第１演算回路及び第２演算回路を含み、前記第１演算回路及び前記第２演算回路はそれぞれ、受け取った信号列についてＣＲＣ演算を行うように構成されており、前記第１演算回路は、前記シリアル通信のスタートコンディションでリセット動作を行うように構成され、前記第２演算回路は、前記ターゲットが最初に受け取った前記ターゲットのアドレスに対して肯定応答を返すタイミングで前記第１演算回路が行っている計算途中の計算値を受け取り、前記シリアル通信のスタートコンディションでリセット動作を回避するように構成されている。
【図面の簡単な説明】
【０００７】
図１は、比較例に係るデータ書き込みの通信プロトコルを示す図である。
図２は、比較例に係るデータ読み出しの通信プロトコルを示す図である。
図３は、本開示の実施形態に係るデータ書き込みの通信プロトコルを示す図である。
図４は、本開示の実施形態に係るデータ読み出しの通信プロトコルを示す図である。
図５は、本開示の実施形態に係る通信システムの構成例を示す図である。
図６は、演算回路の構成例を示す図である。
図７は、演算回路の動作を説明するための図である。
図８は、第１演算回路及び第２演算回路の動作を説明するための図である。
図９は、本開示の実施形態に係るデータ書き込みのマルチプルモードにおける通信プロトコルを示す図である。
図１０は、本開示の実施形態に係るデータ読み出しのマルチプルモードにおける通信プロトコルを示す図である。
【０００８】
［詳細な説明］
＜比較例＞
図１は、比較例に係るデータ書き込みの通信プロトコルを示す図である。なお、比較例及び後述する実施形態の通信プロトコルはＩ２Ｃ通信規格に準拠している。また、通信プロトコルを示す各図において、各ブロックは１bitの信号を示しており、白色のブロックはコントローラからターゲットに送信される信号を示しており、灰色のブロックはターゲットからコントローラに送信される信号を示している。
【０００９】
図１に示す通信プロトコルでは、スタートコンディション１、ターゲットアドレス２、データ書き込みを示す信号３、肯定応答４、ＣＲＣコード（ＣＲＣ値）５、肯定応答６、レジスタアドレス７、肯定応答８、ＣＲＣコード９、肯定応答１０、書き込みデータ１１、肯定応答１２、ＣＲＣコード１３、肯定応答１４、及びストップコンディション１５の順で信号が伝送される。
【００１０】
ＣＲＣコード５は、ターゲットアドレス２及びデータ書き込みを示す信号３に対するＣＲＣ演算の結果である。ＣＲＣコード９は、レジスタアドレス７に対するＣＲＣ演算の結果である。ＣＲＣコード１３は、書き込みデータ１１に対するＣＲＣ演算の結果である。
（【００１１】以降は省略されています）

関連特許