特許ウォッチ

公開番号2025145315
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024045424
出願日2024-03-21
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 29/02 20060101AFI20250926BHJP(情報記憶)
要約【課題】配線の断線を検出する。
【解決手段】一実施形態のメモリデバイスは、端部に第1トランジスタを有する第1メモリストリングを含む第1ブロックと、第1トランジスタのゲートに接続された第1端を有する第2トランジスタと、第2トランジスタのゲートに接続された第1配線と、第1配線の一端に接続されたブロックデコーダと、第1配線の他端に接続された第1端を有する第3トランジスタと、第3トランジスタの第2端に接続された電源と、を備える。
【選択図】図4
特許請求の範囲【請求項１】
端部に第１トランジスタを有する第１メモリストリングを含む第１ブロックと、
前記第１トランジスタのゲートに接続された第１端を有する第２トランジスタと、
前記第２トランジスタのゲートに接続された第１配線と、
前記第１配線の一端に接続されたブロックデコーダと、
前記第１配線の他端に接続された第１端を有する第３トランジスタと、
前記第３トランジスタの第２端に接続された電源と、
を備えるメモリデバイス。
続きを表示（約 1,400 文字）【請求項２】
前記ブロックデコーダ及び前記第３トランジスタは、基板上において、前記第２トランジスタと第１方向に並び、
前記第１配線のうち前記ブロックデコーダと前記第３トランジスタとの間を接続する主部は、前記基板上において前記第２トランジスタの上方を前記第１方向に通過する部分を含む、
請求項１記載のメモリデバイス。
【請求項３】
前記ブロックデコーダ及び前記第３トランジスタは、前記第２トランジスタを第１方向に挟むように配置される、
請求項２記載のメモリデバイス。
【請求項４】
前記ブロックデコーダ及び前記第３トランジスタは、前記第２トランジスタと前記第１方向に隣り合う、
請求項３記載のメモリデバイス。
【請求項５】
前記ブロックデコーダは、前記第２トランジスタから前記第１方向と交差する第２方向に離れており、
前記第１配線の前記主部は、前記ブロックデコーダと前記第２トランジスタとの間で前記第２方向に延びる部分を更に含む、
請求項３記載のメモリデバイス。
【請求項６】
端部に第４トランジスタを有する第２メモリストリングを含む第２ブロックと、
前記第４トランジスタのゲートに接続された第１端と、前記第１配線に接続されたゲートと、を有する第５トランジスタと、
を更に備え、
前記第２トランジスタ及び前記第５トランジスタは、前記基板上において、前記第１方向と交差する第２方向に並び、
前記第１配線の前記主部は、前記第５トランジスタの上方を通過するように前記第１方向に延びる部分を更に含む、
請求項２記載のメモリデバイス。
【請求項７】
前記ブロックデコーダは、前記第２トランジスタ及び前記第５トランジスタと前記第１方向に隣り合い、
前記第３トランジスタは、前記第２トランジスタ及び前記第５トランジスタから前記第１方向に離れている、
請求項６記載のメモリデバイス。
【請求項８】
前記ブロックデコーダは、前記第２トランジスタ及び前記第５トランジスタから前記第１方向に離れており、
前記第３トランジスタは、前記第２トランジスタ及び前記第５トランジスタと前記第１方向に隣り合う、
請求項６記載のメモリデバイス。
【請求項９】
前記第３トランジスタは、前記第１方向において、前記第２トランジスタ及び前記第５トランジスタに対して前記ブロックデコーダと同じ側に配置される、
請求項６記載のメモリデバイス。
【請求項１０】
前記ブロックデコーダは、
各々が前記第１配線の前記一端に接続された第１端を有し、かつ互いに異なる導電型を有する第６トランジスタ及び第７トランジスタと、
前記第６トランジスタの第２端に接続された第１端と、第１電圧が供給される第２端と、を有する第８トランジスタと、
前記第７トランジスタの第２端に接続された第１端を有する第９トランジスタと、
を含み、
前記第３トランジスタのゲート、前記第８トランジスタのゲート、及び前記第９トランジスタのゲートは、第２配線に接続される、
請求項１記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。大容量のメモリデバイスでは、配線の断線等の理由で不良となったメモリ領域を予め検出することにより、当該不良なメモリ領域が動作に影響しないように管理することが求められる。
【先行技術文献】
【特許文献】
【０００３】
米国特許第９４４３６１０号明細書
米国特許第９２２４５０２号明細書
米国特許出願公開第２０２２／０３５１８０２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
配線の断線を検出する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、端部に第１トランジスタを有する第１メモリストリングを含む第１ブロックと、上記第１トランジスタのゲートに接続された第１端を有する第２トランジスタと、上記第２トランジスタのゲートに接続された第１配線と、上記第１配線の一端に接続されたブロックデコーダと、上記第１配線の他端に接続された第１端を有する第３トランジスタと、上記第３トランジスタの第２端に接続された電源と、を備える。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスを含むメモリシステムの構成を示すブロック図。
第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るロウデコーダモジュール及びその周辺の回路の接続の一例を示す回路図。
第１実施形態に係るロウデコーダモジュールの回路構成の一例を示す回路図。
第１実施形態に係るロウデコーダの平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスにおける断線検出動作の第１例を示すタイミングチャート。
第１実施形態に係るメモリデバイスにおける断線検出動作の第２例を示すタイミングチャート。
第１実施形態に係るメモリデバイスにおける断線検出動作の第３例を示すタイミングチャート。
第１実施形態に係るメモリデバイスにおける抵抗測定動作の一例を示すグラフ。
第２実施形態に係るメモリセルアレイの構成の一例を示す回路図。
第２実施形態に係るロウデコーダモジュール及びその周辺の回路の接続の一例を示す回路図。
第２実施形態に係るメモリデバイスにおけるロウデコーダモジュールの平面レイアウトの一例を示す平面図。
第３実施形態に係るロウデコーダモジュール及びその周辺の回路の接続の一例を示す回路図。
第３実施形態に係るメモリデバイスにおけるロウデコーダモジュールの平面レイアウトの一例を示す平面図。
第４実施形態に係るロウデコーダモジュール及びその周辺の回路の接続の一例を示す回路図。
第４実施形態に係るメモリデバイスにおけるロウデコーダモジュールの平面レイアウトの一例を示す平面図。
第１変形例に係るロウデコーダモジュールの回路構成の一例を示す回路図。
第２変形例に係るロウデコーダモジュールの回路構成の一例を示す回路図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【０００８】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００９】
また、本明細書において、符号Ｘの末尾に“ｎ”が付される符号Ｘｎがある場合、当該符号Ｘｎに対応する構成には、符号Ｘに対応する構成に印加される電圧レベルに対して反転した電圧レベルが印加されるものとする。すなわち、信号Ｘｎは、信号Ｘの反転信号である。
【００１０】
また、本明細書において、「ノード」は、「配線」と読み替えてもよい。「ノードの論理レベル」は、「配線に供給される信号の論理レベル」と読み替えてもよい。
（【００１１】以降は省略されています）

関連特許