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公開番号2025169430
公報種別公開特許公報(A)
公開日2025-11-12
出願番号2025141024,2024188775
出願日2025-08-27,2011-03-16
発明の名称半導体装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H05K 1/02 20060101AFI20251105BHJP(他に分類されない電気技術)
要約【課題】基板の反りを抑えることができる半導体装置を提供すること。
【解決手段】半導体装置は、第1,第2の主面を有する基板8と、第1の主面に搭載された第1及び第2の不揮発性半導体メモリと、接着部と、を備える。基板8は、第1の主面に設けられた第1の配線層と、第2の主面に設けられた網状配線層としての第2の配線層と、内層として形成される複数の配線層と、配線層間に設けられる複数の絶縁層と、を備える。内層の第3及び第4の配線層はプレーン層である。第3の配線層は、基板8の層構造の中心線よりも第1の主面側に形成される。第4の配線層は、基板8の層構造の中心線よりも第2の主面側に形成される。第4の配線層において、第1,第2の不揮発性半導体メモリの隙間に対向する部分の一部にスリット32が形成される。スリット32は、基板の長手方向に沿った第1の辺から短手方向に沿って延び、長手方向に沿った別の第2の辺へ到達しない。
【選択図】図10
特許請求の範囲【請求項１】
第１の主面と、前記第１の主面とは反対側を向いた第２の主面を有する基板と、
前記基板の前記第１の主面に搭載された第１及び第２の不揮発性半導体メモリと、
前記第１の不揮発性半導体メモリ及び前記第２の不揮発性半導体メモリの表面を露出させつつ、前記第１の不揮発性半導体メモリと前記第２の不揮発性半導体メモリとの隙間に充填される接着部と、を備え、
前記基板は、前記第１の主面に設けられる第１の配線層と、前記第２の主面に設けられた網状配線層としての第２の配線層と、内層として形成される複数の配線層と、これら配線層間にそれぞれ設けられる複数の絶縁層と、を備え、
前記内層として形成される複数の前記配線層のうち第３及び第４の配線層はプレーン層であり、
前記第３の配線層は、前記基板の層構造の中心線よりも前記第１の主面側に形成され、
前記第４の配線層は、前記基板の層構造の中心線よりも前記第２の主面側に形成され、
前記第４の配線層は絶縁層を隔てて前記第２の配線層と対向し、
前記第４の配線層において、前記第１の不揮発性半導体メモリと前記第２の不揮発性半導体メモリとの前記隙間に対向する部分の一部にスリットが形成され、
前記基板は、平面視において略長方形形状を呈し、前記スリットは、前記基板の長手方向に沿った第１の辺から前記基板の短手方向に沿って延び、前記基板の長手方向に沿った辺であって前記第１の辺とは別の第２の辺へ到達しない半導体装置。
続きを表示（約 830 文字）【請求項２】
前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第３の配線層と対向する第５の配線層及び前記第１の配線層は、信号を送受信するための信号層であり、
前記第１の配線層の表面は、ソルダーレジストに覆われている請求項１に記載の半導体装置。
【請求項３】
前記内層として形成される複数の配線層のうち絶縁層を隔てて前記第５の配線層と対向する第６の配線層は信号を送受信するための信号層であり、前記第３及び第４の配線層のうち少なくとも１層はグランドを備える配線層である請求項２に記載の半導体装置。
【請求項４】
前記内層として形成される複数の前記配線層のうち信号を送受信するための信号層である第６の配線層が、前記第４の配線層と絶縁層を隔てて対向する請求項１に記載の半導体装置。
【請求項５】
前記基板は、平面視において略長方形形状を呈し、
前記基板の短手方向に沿った辺に設けられ外部機器と接続するためのコネクタと、前記コネクタと電気的に接続され前記第１及び第２の不揮発性半導体メモリを制御し前記基板の前記第１の主面に搭載されたコントローラと、をさらに備え、
前記第１及び第２の不揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと反対側に設けられ、
前記第２の不揮発性半導体メモリは、平面視において、前記第１の不揮発性半導体メモリの位置から見て前記コントローラと反対側に設けられる請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記基板の前記第１の主面に搭載された揮発性半導体メモリをさらに備え、
前記コントローラは、前記揮発性半導体メモリを制御し、
前記揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと同じ側に設けられる請求項５に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
従来、コネクタが形成された基板上に、ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶素子が搭載された半導体装置が用いられている。また、半導体装置には、不揮発性半導体記憶素子の他に、揮発性半導体記憶素子や、不揮発性半導体記憶素子および揮発性半導体素子を制御するコントローラが搭載される。
【０００３】
このような半導体装置は、その使用環境や規格などに合わせて、基板の形状や大きさが制約される場合があり、例えば、平面視において長方形形状を呈する基板を用いる場合がある。また、近年の半導体装置への小型化の要求により、基板が薄型化する傾向にある。このような、薄型化された長方形形状の基板を用いる場合に、基板の反りを抑えることが求められている。
【先行技術文献】
【特許文献】
【０００４】
特開２０１０－７９４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、基板の反りを抑えることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、基板と、第１及び第２の不揮発性半導体メモリと、接着部と、を備える。前記基板は、第１の主面と、前記第１の主面とは反対側を向いた第２の主面を有する。前記第１及び第２の不揮発性半導体メモリは、前記基板の前記第１の主面に搭載されている。前記接着部は、前記第１の不揮発性半導体メモリ及び前記第２の不揮発性半導体メモリの表面を露出させつつ、前記第１の不揮発性半導体メモリと前記第２の不揮発性半導体メモリとの隙間に充填される。前記基板は、前記第１の主面に設けられる第１の配線層と、前記第２の主面に設けられた網状配線層としての第２の配線層と、内層として形成される複数の配線層と、これら配線層間にそれぞれ設けられる複数の絶縁層と、を備える。前記内層として形成される複数の前記配線層のうち第３及び第４の配線層はプレーン層である。前記第３の配線層は、前記基板の層構造の中心線よりも前記第１の主面側に形成される。前記第４の配線層は、前記基板の層構造の中心線よりも前記第２の主面側に形成される。前記第４の配線層は絶縁層を隔てて前記第２の配線層と対向する。前記第４の配線層において、前記第１の不揮発性半導体メモリと前記第２の不揮発性半導体メモリとの前記隙間に対向する部分の一部にスリットが形成される。前記基板は、平面視において略長方形形状を呈し、前記スリットは、前記基板の長手方向に沿った第１の辺から前記基板の短手方向に沿って延び、前記基板の長手方向に沿った辺であって前記第１の辺とは別の第２の辺へ到達しない。
【図面の簡単な説明】
【０００７】
図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。
図２は、半導体装置の概略構成を示す平面図である。
図３は、半導体装置の側面図である。
図４は、基板の層構成を示す図である。
図５は、基板の各層の配線密度を示す図である。
図６は、基板の裏面層（第８層）に形成された配線パターンを示す図である。
図７は、比較例としての基板の各層の配線密度を示す図である。
図８は、基板の裏面層（第８層）に形成された配線パターンのライン幅と間隔について説明するための図である。
図９は、ＮＡＮＤメモリの隙間に充填された接着部を示す図である。
図１０は、基板の第７層に形成されたスリットを示す図である。
図１１は、第２の実施の形態にかかる半導体装置が備える基板の層構成を示す図である。
図１２は、第３の実施の形態にかかる半導体装置の搬送方法に用いる保持部材の外観斜視図である。
図１３は、図１２に示す保持部材が箱に収納された状態を示す断面図である。
図１４は、第３の実施の形態の変形例にかかる保持部材の正面図である。
図１５は、図１４に示す保持部材の可動部を開いた状態を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【０００９】
（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体装置の構成例を示すブロック図である。半導体装置１００は、ＳＡＴＡインタフェース（ＡＴＡＩ／Ｆ）２などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置（以下、ホストと略す）１と接続され、ホスト１の外部メモリとして機能する。ホスト１としては、パーソナルコンピュータのＣＰＵ、スチルカメラ、ビデオカメラなどの撮像装置のＣＰＵなどがあげられる。また、半導体装置１００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２ＣＩ／Ｆ）などの通信インタフェース３を介して、デバッグ用機器２００との間でデータを送受信することができる。
【００１０】
半導体装置１００は、不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１０と、コントローラとしてのドライブ制御回路４と、ＮＡＮＤメモリ１０よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ２０と、電源回路５と、状態表示用のＬＥＤ６と、ドライブ内部の温度を検出する温度センサ７とを備えている。温度センサ７は、例えばＮＡＮＤメモリ１０の温度を直接または間接的に測定する。ドライブ制御回路４は、温度センサ７による測定結果が一定温度以上となった場合に、ＮＡＮＤメモリ１０への情報の書き込みなどを制限して、それ以上の温度上昇を抑制する。
（【００１１】以降は省略されています）

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