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公開番号2025162960
公報種別公開特許公報(A)
公開日2025-10-28
出願番号2024184974
出願日2024-10-21
発明の名称半導体装置の製造方法および半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類G11C 29/00 20060101AFI20251021BHJP(情報記憶)
要約【課題】ユーザによるMTJ-OTPメモリセルへの確実な書き込み動作を保証できる半導体装置の製造方法および半導体装置を提供する。
【解決手段】ライトドライバWTDは、昇圧電圧Vcpまたはレギュレータ電圧Vrgを用いて、OTPメモリセルMCoに2値データの一方を書き込む。OTP電圧選択レジスタREGohは、ライトドライバWTDに2個の電圧の一方を選択させる。トリミングレジスタREGtc,REGtrは、それぞれ、2個の電圧の大きさを定める電圧設定値SV1,SV2を保持する。OTP電圧トリミング工程は、2個の電圧設定値SV1,SV2の一方をトリミング対象として、複数のOTPメモリセルMCoに1個ずつの書き込みを行いながら、N個のOTPメモリセルMCoにて、同一の電圧設定値での書き込みが連続して成功するまで、電圧設定値を高電圧方向へ順次変更する工程である。
【選択図】図5
特許請求の範囲【請求項１】
半導体ウエハに不揮発性メモリを形成するウエハプロセス工程と、
前記半導体ウエハをテストするウエハテスト工程と、
を有する半導体装置の製造方法であって、
前記不揮発性メモリには、
複数のワード線と、
前記複数のワード線に交差して配置される複数のビット線と、
前記複数のビット線に並んで配置される複数のソース線と、
前記複数のワード線と前記複数のビット線との交点に配置され、前記複数のワード線のいずれかによってオンオフが制御されるトランジスタスイッチおよび絶縁破壊の有無によって２値データを記憶するＭＴＪ（Magnetoresistive Tunnel Junction）素子を有する複数のＯＴＰ（One Time Programmable）メモリセルと、
電源電圧を昇圧することで昇圧電圧を生成するチャージポンプ回路と、
前記電源電圧を降圧することでレギュレータ電圧を生成する電圧レギュレータ回路と、
前記複数のビット線のいずれかと前記複数のソース線のいずれかとの間に前記昇圧電圧または前記レギュレータ電圧を印加することで、前記複数のＯＴＰメモリセルのいずれかに前記２値データの一方を書き込むライトドライバと、
前記ライトドライバに前記昇圧電圧または前記レギュレータ電圧のいずれか一方を選択させるＯＴＰ電圧選択レジスタと、
前記昇圧電圧の大きさを定める第１の電圧設定値を保持する第１のトリミングレジスタと、
前記レギュレータ電圧の大きさを定める第２の電圧設定値を保持する第２のトリミングレジスタと、
が形成され、
前記ウエハテスト工程は、ＯＴＰ電圧トリミング工程を有し、
前記ＯＴＰ電圧トリミング工程は、前記第１の電圧設定値または前記第２の電圧設定値の一方をトリミング対象の電圧設定値として、前記複数のＯＴＰメモリセルに１個ずつの書き込みを行いながら、前記複数のＯＴＰメモリセルに含まれる２個以上であるＮ個のＯＴＰメモリセルにて、同一の前記電圧設定値での書き込みが連続して成功するまで、前記電圧設定値を高電圧方向へ順次変更する工程である、
半導体装置の製造方法。
続きを表示（約 2,400 文字）【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ＯＴＰ電圧トリミング工程は、
（Ａ）前記電圧設定値を初期値に定め、前記複数のＯＴＰメモリセルの中の１個を対象のＯＴＰメモリセルに定めるステップと、
（Ｂ）前記電圧設定値を用いて、前記対象のＯＴＰメモリセルに書き込みを行うステップと、
（Ｃ）前記対象のＯＴＰメモリセルにおける書き込みの成否を判定するステップと、
（Ｄ１）前記（Ｃ）のステップにおける判定結果が失敗の場合には、連続成功数をクリアし、前記電圧設定値を高電圧方向へ変更し、前記対象のＯＴＰメモリセルを変更して前記（Ｂ）のステップに戻るステップと、
（Ｄ２）前記（Ｃ）のステップにおける判定結果が成功の場合、前記連続成功数をカウントアップし、前記連続成功数が前記Ｎ個に達しない場合には、前記対象のＯＴＰメモリセルを変更して前記（Ｂ）のステップに戻るステップと、
を有する、
半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
さらに、（Ｅ）前記（Ｄ２）のステップにて前記連続成功数が前記Ｎ個に達した場合、現在の電圧設定値に高電圧方向のマージンを付加し、マージンが付加された電圧設定値を、前記第１の電圧設定値または前記第２の電圧設定値の一方のトリミング結果として確定させるステップを有する、
半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法において、
前記不揮発性メモリには、前記ＯＴＰ電圧トリミング工程のシーケンスを制御するメモリＢＩＳＴ（Built In Self Test）回路が形成される、
半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記不揮発性メモリには、
前記複数のＯＴＰメモリセルの一部で構成され、ユーザが自由に使用可能な領域であるＯＴＰユーザ領域と、
前記複数のＯＴＰメモリセルの他の一部で構成され、前記ＯＴＰ電圧トリミング工程で用いられる領域であるＯＴＰテスト領域と、
Ｐ（Parallel）状態またはＡＰ（Anti Parallel）状態で２値データを保持する通常メモリセルで構成され、ユーザが自由に使用可能な領域である通常用のメモリ領域と、
が形成される、
半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記ＯＴＰテスト領域は、前記ＯＴＰユーザ領域と比較して、前記ライトドライバから離れた位置に形成される、
半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記ウエハテスト工程は、さらに、前記ＯＴＰ電圧トリミング工程の後に行われるスクリーニング工程を有し、
前記スクリーニング工程は、
（Ｆ）前記複数のＯＴＰメモリセルが接続される全てのビット線に前記ＯＴＰ電圧トリミング工程で定めた前記昇圧電圧または前記レギュレータ電圧が印加されるように、前記ＯＴＰテスト領域内のＯＴＰメモリセルに書き込みを行うステップと、
（Ｇ）前記（Ｆ）のステップののち、前記全てのビット線に接続される複数のメモリセルであり、前記ＯＴＰユーザ領域または前記通常用のメモリ領域に含まれる前記複数のメモリセルを対象に、Ｐ書き込みまたはＡＰ書き込みを行い、Ｐ読み出しまたはＡＰ読み出しが行えることを検証するステップと、
を有する、
半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記（Ｆ）のステップでは、前記ＯＴＰ電圧トリミング工程で定めた前記昇圧電圧または前記レギュレータ電圧が前記（Ｆ）のステップよりも前に印加済みとなっているビット線は、書き込み対象から除外される、
半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、
前記ＯＴＰ電圧トリミング工程は、
前記第１の電圧設定値を前記トリミング対象とする工程と、
前記第２の電圧設定値を前記トリミング対象とする工程と、
を有する、
半導体装置の製造方法。
【請求項１０】
ワード線と、
前記ワード線に交差して配置される複数のビット線と、
前記ビット線に並んで配置される複数のソース線と、
前記ワード線と前記複数のビット線との交点に配置され、前記ワード線によってオンオフが制御されるトランジスタスイッチおよび絶縁破壊の有無によって２値データを記憶するＭＴＪ（Magnetoresistive Tunnel Junction）素子を有する複数のＯＴＰ（One Time Programmable）メモリセルと、
電源電圧を昇圧することで昇圧電圧を生成するチャージポンプ回路と、
前記電源電圧を降圧することでレギュレータ電圧を生成する電圧レギュレータ回路と、
前記複数のビット線のいずれかと前記複数のソース線のいずれかとの間に前記昇圧電圧または前記レギュレータ電圧を印加することで、前記複数のＯＴＰメモリセルのいずれかに前記２値データの一方を書き込むライトドライバと、
前記ライトドライバに前記昇圧電圧または前記レギュレータ電圧のいずれか一方を選択させるＯＴＰ電圧選択レジスタと、
を備える、
半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、ＯＴＰ（One Time Programmable）メモリの技術に関する。
続きを表示（約 3,300 文字）【背景技術】
【０００２】
非特許文献１には、アンチヒューズ－プログラミング－メカニズムを使用して、高密度と優れたデータストレージ寿命とを実現するロジックＮＶＭセルが示される。非特許文献２には、ＷＬＣＳＰ（Wafer Level Chip Scale Package）の前に、トリミングデータ等を、ＭＴＪ（Magnetoresistive Tunnel Junction）－ＯＴＰメモリセルに書き込むことについて記載されている。非特許文献３には、ＭＴＪ－ＯＴＰメモリセルのセル電流を論理判定する際の参照電流を、パラレル状態でのセル電流（Ｉ
Ｐ
）と絶縁破壊状態でのセル電流（Ｉ
ＢＤ
）との間に設定することが記載されている。
【先行技術文献】
【非特許文献】
【０００３】
” Highly Reliable Anti-Fuse Technology in sub-16nm Technologies for Security Applications ”, 2016 IEEE International Conference on Integrated Circuit Design and Technology (ICICDT)
”Design Challenges and Solutions of Emerging Nonvolatile Memory for Embedded Applications”, 2021 IEEE International Electron Devices Meeting (IEDM)
”33.1 A 16nm 32Mb Embedded STT-MRAM with a 6ns Read-Access Time, a 1M-Cycle Write Endurance, 20-Year Retention at 150°C and MTJ-OTP Solutions for Magnetic Immunity”, 2023 IEEE International Solid-State Circuits Conference (ISSCC)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、ＭＣＵ（Micro Controller Unit）またはＳｏＣ（System on Chip）等の半導体装置では、ＯＴＰに、トリミングデータおよび救済データ等に加えて、例えば、セキュリティ情報やブート情報等を書き込みたい、といった要望が広がっている。この場合、例えば、数１０ｋＢ－数１００ｋＢといったＯＴＰの大容量化が求められる。大容量のＯＴＰを小面積で実現する方式として、非特許文献１に示されるようなアンチヒューズ型のＯＴＰに代わって、非特許文献２，３等に示されるようなＭＴＪ－ＯＴＰメモリセルを利用することが有益となる。
【０００５】
ＭＴＪ－ＯＴＰメモリセルは、ＳＴＴ－ＭＲＡＭ（Spin Torque Transfer Magnetic RAM）が有するメモリセルの一部を流用して、当該メモリセル内のＭＴＪ素子を絶縁破壊することで実現される。ＭＴＪ素子を絶縁破壊する際には、通常の書き込みで用いる電圧よりも高い電圧が印加される。これにより、耐圧といった信頼性の課題が生じ得る。トリミングデータ等を書き込むためにＭＴＪ－ＯＴＰメモリセルを用いる場合、ＯＴＰメモリセルへの書き込みは、ＳＴＴ－ＭＲＡＭのテスト工程内で行われる。このため、ＯＴＰメモリセルへの書き込みに起因して不良が生じた場合であっても、当該不良をテスト工程内で検出でき、不良品のユーザへの流出を防止できる。
【０００６】
一方、セキュリティ情報やブート情報等を書き込むためにＭＴＪ－ＯＴＰメモリセルを用いる場合、ＯＴＰメモリセルへの書き込みは、ユーザによって行われる。このため、ユーザによるＯＴＰメモリセルへの確実な書き込み動作を保証する必要がある。さらに、ユーザによるＯＴＰメモリセルへの書き込み動作に起因して不良が生じないことを保証する必要がある。
【０００７】
後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による半導体装置の製造方法は、半導体ウエハに不揮発性メモリを形成するウエハプロセス工程と、半導体ウエハをテストするウエハテスト工程と、を有する。ウエハテスト工程は、ＯＴＰ電圧トリミング工程を有する。不揮発性メモリには、複数のワード線、複数のビット線、複数のソース線、および複数のＯＴＰメモリセルに加えて、チャージポンプ回路、電圧レギュレータ回路、ライトドライバ、ＯＴＰ電圧選択レジスタ、第１のトリミングレジスタおよび第２のトリミングレジスタが形成される。複数のＯＴＰメモリセルは、絶縁破壊の有無によって２値データを記憶するＭＴＪ素子を有する。チャージポンプ回路は、電源電圧を昇圧することで昇圧電圧を生成する。電圧レギュレータ回路は、電源電圧を降圧することでレギュレータ電圧を生成する。ライトドライバは、ビット線とソース線との間に昇圧電圧またはレギュレータ電圧を印加することで、ＯＴＰメモリセルに２値データの一方を書き込む。ＯＴＰ電圧選択レジスタは、ライトドライバに昇圧電圧またはレギュレータ電圧のいずれか一方を選択させる。第１のトリミングレジスタ、および第２のトリミングレジスタは、それぞれ、昇圧電圧の大きさを定める第１の電圧設定値、およびレギュレータ電圧の大きさを定める第２の電圧設定値を保持する。ＯＴＰ電圧トリミング工程は、第１の電圧設定値または第２の電圧設定値の一方をトリミング対象の電圧設定値として、複数のＯＴＰメモリセルに１個ずつの書き込みを行いながら、Ｎ個のＯＴＰメモリセルにて、同一の電圧設定値での書き込みが連続して成功するまで、電圧設定値を高電圧方向へ順次変更する工程である。
【発明の効果】
【０００９】
前記一実施の形態によれば、ユーザによるＭＴＪ－ＯＴＰメモリセルへの確実な書き込み動作を保証できる。
【図面の簡単な説明】
【００１０】
図１は、一実施の形態による半導体装置の構成例を示す概略図である。
図２は、図１における不揮発性メモリの概略構成例を示す回路ブロック図である。
図３は、図２におけるメモリセルの構成例および動作例を示す模式図である。
図４は、一実施の形態による半導体装置の製造方法の一例を示すフロー図である。
図５は、図２において、ＯＴＰ用のメモリ領域への書き込み動作に着目した主要部の構成例を示す回路ブロック図である。
図６は、図４におけるＯＴＰ電圧トリミング工程の詳細な処理内容の一例を示すフロー図である。
図７は、図６に示されるフローに基づく具体的な動作例を示す模式図である。
図８は、図５における電圧レギュレータ回路の詳細な構成例を示す回路図である。
図９は、図５におけるチャージポンプ回路の概略的な構成例を示す回路図である。
図１０Ａは、図５におけるＯＴＰ用のメモリ領域のレイアウト構成例を示す模式図である。
図１０Ｂは、図５におけるＯＴＰ用のメモリ領域のレイアウト構成例を示す模式図である。
図１１は、図４におけるスクリーニング工程の詳細な処理内容の一例を示すフロー図である。
図１２は、図１１における一部の処理内容を説明するための補足図である。
図１３は、図５を変形した構成例を示す回路ブロック図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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