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公開番号2025129759
公報種別公開特許公報(A)
公開日2025-09-05
出願番号2024026633
出願日2024-02-26
発明の名称半導体記憶装置および半導体記憶装置の制御方法
出願人RAMXEED株式会社
代理人個人,個人
主分類G11C 11/22 20060101AFI20250829BHJP(情報記憶)
要約【課題】強誘電体キャパシタを含むメモリセルのアクセス時のサイクルタイムを短縮する。
【解決手段】半導体記憶装置は、データを保持する強誘電体キャパシタを有する第1メモリセルおよび第2メモリセルと、第1メモリセルに接続される第1ビット線および第1プレート線と、第2メモリセルに接続される第2ビット線および第2プレート線と、第1プレート線を駆動することで第1メモリセルから第1ビット線に読み出されるデータと、第2プレート線を駆動することで第2メモリセルから第2ビット線に読み出されるデータとを差動増幅するセンスアンプと、センスアンプにより差動増幅された第1ビット線のデータの論理を反転したレベルを第1プレート線に出力する第1リストア回路と、センスアンプにより差動増幅された第2ビット線のデータの論理を反転したレベルを第2プレート線に出力する第2リストア回路と、を有する。
【選択図】図3
特許請求の範囲【請求項１】
データを保持する強誘電体キャパシタを有する第１メモリセルおよび第２メモリセルと、
前記第１メモリセルに接続される第１ビット線および第１プレート線と、
前記第２メモリセルに接続される第２ビット線および第２プレート線と、
前記第１プレート線を駆動することで前記第１メモリセルから前記第１ビット線に読み出されるデータと、前記第２プレート線を駆動することで前記第２メモリセルから前記第２ビット線に読み出されるデータとを差動増幅するセンスアンプと、
前記センスアンプにより差動増幅された前記第１ビット線のデータの論理を反転したレベルを前記第１プレート線に出力する第１リストア回路と、
前記センスアンプにより差動増幅された前記第２ビット線のデータの論理を反転したレベルを前記第２プレート線に出力する第２リストア回路と、
を有する半導体記憶装置。
続きを表示（約 2,900 文字）【請求項２】
前記第１リストア回路の入力は、前記第１ビット線に接続される前記センスアンプ内の第１ノードに接続され、
前記第２リストア回路の入力は、前記第２ビット線に接続される前記センスアンプ内の第２ノードに接続される
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１プレート線および前記第２プレート線は、前記第１ビット線および前記第２ビット線と平行に配線される
請求項１に記載の半導体記憶装置。
【請求項４】
複数の前記第１メモリセルを前記第１ビット線にそれぞれ接続する複数の第１ビット線スイッチと、
複数の前記第１メモリセルを前記第１プレート線にそれぞれ接続する複数の第１プレート線スイッチと、
複数の前記第２メモリセルを前記第２ビット線にそれぞれ接続する複数の第２ビット線スイッチと、
複数の前記第２メモリセルを前記第２プレート線にそれぞれ接続する複数の第２プレート線スイッチと、を有し、
前記センスアンプ、前記第１リストア回路および前記第２リストア回路は、複数の前記第１メモリセルおよび複数の前記第２メモリセルに共通に設けられる
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１ビット線および前記第１プレート線に前記第１メモリセルと排他的に接続され、データを保持する強誘電体キャパシタを有する第１リファレンスセルと、
前記第２ビット線および前記第２プレート線に前記第２メモリセルと排他的に接続され、データを保持する強誘電体キャパシタを有する第２リファレンスセルと、有し、
前記センスアンプは、前記第１メモリセルに記憶されたデータおよび前記第２リファレンスセルに記憶されたリファレンスデータを差動増幅し、または、前記第２メモリセルに記憶されたデータおよび前記第１リファレンスセルに記憶されたリファレンスデータを差動増幅し、
前記センスアンプにより差動増幅された前記リファレンスデータを受ける前記第１リストア回路または前記第２リストア回路は、前記リファレンスデータの論理にかかわらず、対応する前記第１プレート線または前記第２プレート線に、前記第１リファレンスセルおよび前記第２リファレンスセルに記憶されたデータの書き換えを抑止するレベルを出力する
請求項１に記載の半導体記憶装置。
【請求項６】
前記第１リファレンスセルおよび前記第２リファレンスセルには、前記第１メモリセルおよび前記第２メモリセルに記憶されるデータ"０"およびデータ"１"の中間値に対応するデータ"０"が記憶され、
前記第１メモリセルまたは前記第２メモリセルに記憶されているデータを読み出す読み出しサイクルにおいて、前記第１メモリセルまたは前記第２メモリセルから前記第１ビット線または前記第２ビット線にデータを読み出す前に、前記第２リファレンスセルまたは前記第１リファレンスセルにデータ"０"をリストアする
請求項５に記載の半導体記憶装置。
【請求項７】
データを保持する強誘電体キャパシタを有する第１メモリセルおよび第２メモリセルと、
前記第１メモリセルに接続される第１ビット線および第１プレート線と、
前記第２メモリセルに接続される第２ビット線および第２プレート線と、
前記第１ビット線および前記第１プレート線に前記第１メモリセルと排他的に接続され、データを保持する強誘電体キャパシタを有する第１リファレンスセルと、
前記第２ビット線および前記第２プレート線に前記第２メモリセルと排他的に接続され、データを保持する強誘電体キャパシタを有する第２リファレンスセルと、
前記第１リファレンスセルに接続される第３プレート線と、
前記第２リファレンスセルに接続される第４プレート線と、
前記第１ビット線をロウレベルにリセットする第１リセットスイッチと、
前記第２ビット線をロウレベルにリセットする第２リセットスイッチと、
前記第１プレート線を駆動することで前記第１メモリセルから前記第１ビット線に読み出されるデータと、前記第２プレート線を駆動することで前記第２リファレンスセルから前記第２ビット線に読み出されるリファレンスデータとを差動増幅し、または、前記第２プレート線を駆動することで前記第２メモリセルから前記第２ビット線に読み出されるデータと、前記第１プレート線を駆動することで前記第１リファレンスセルから前記第１ビット線に読み出されるリファレンスデータとを差動増幅するセンスアンプと、
前記センスアンプにより差動増幅された前記第１ビット線のデータの論理を反転したレベルを前記第１プレート線に出力する第１リストア回路と、
前記センスアンプにより差動増幅された前記第２ビット線のデータの論理を反転したレベルを前記第２プレート線に出力する第２リストア回路と、を有し、
前記第１メモリセルまたは前記第２メモリセルに記憶されているデータを読み出す読み出しサイクルにおいて、前記第１メモリセルから前記第１ビット線にデータを読み出す前に、前記第４プレート線をハイレベルに設定し、前記第２リセットスイッチをオンすることで、前記第２リファレンスセルにデータ"０"をリストアし、または、前記第２メモリセルから前記第２ビット線にデータを読み出す前に、前記第３プレート線をハイレベルに設定し、前記第１リセットスイッチをオンすることで、前記第１リファレンスセルにデータ"０"をリストアする
半導体記憶装置。
【請求項８】
前記第１リファレンスセルおよび前記第２リファレンスセルは、前記第１ビット線および前記第２ビット線において、前記センスアンプから遠い側の端に配置される
請求項７に記載の半導体記憶装置。
【請求項９】
複数の前記第１リファレンスセルおよび複数の前記第２リファレンスセルのうち、サイズが同じ前記第１リファレンスセルおよび前記第２リファレンスセルのペアを選択し、選択した前記第１リファレンスセルを前記第１ビット線、前記第１プレート線および前記第３プレート線に接続し、選択した前記第２リファレンスセルを前記第２ビット線、前記第２プレート線および前記第４プレート線に接続するリファレンス選択制御部と、を有する
請求項７に記載の半導体記憶装置。
【請求項１０】
前記第１リファレンスセルおよび前記第２リファレンスセルを使用せず、前記第１メモリセルおよび前記第２メモリセルに相補のデータを記憶し、前記第１メモリセルおよび前記第２メモリセルから前記第１ビット線および前記第２ビット線に読み出される相補のデータを前記センスアンプで差動増幅する
請求項５ないし請求項９のいずれか１項に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の制御方法に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
可変容量素子として機能する強誘電体キャパシタを含むメモリセルを有し、強誘電体キャパシタの残留分極に応じてデータを保持可能な半導体記憶装置が知られている。この種の半導体記憶装置は、メモリセルおよびダミーセルキャパシタに接続されたビット線対と、ビット線対に現れる電圧を比較増幅するセンスアンプとを有する。ダミーセルキャパシタからビット線に読み出される参照電位を補正する補正用キャパシタをビット線対に接続することで、メモリセルからのデータの読み出しマージンが向上される（例えば、特許文献１参照）。また、強誘電体のダミーセルキャパシタが使用される場合、読み出し時に印加される電圧と逆の電圧を読み出し時以外にダミーセルキャパシタに印加することで、ダミーセルキャパシタのインプリント効果の影響が緩和される（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１０－１０２７９３号公報
特開２０１１－１３４３８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
強誘電体キャパシタを含むメモリセルからのデータの読み出しでは、データ"０"またはデータ"１"の一方は読み出しにより破壊されるため、データの読み出し後に破壊される前のデータがメモリセルにリストアされる。このため、メモリセルのアクセス時のサイクルタイムがリストアに掛かる時間だけ長くなるという問題がある。
【０００５】
１つの側面では、本発明は、強誘電体キャパシタを含むメモリセルのアクセス時のサイクルタイムを短縮することを目的とする。
【課題を解決するための手段】
【０００６】
一つの観点によれば、半導体記憶装置は、データを保持する強誘電体キャパシタを有する第１メモリセルおよび第２メモリセルと、前記第１メモリセルに接続される第１ビット線および第１プレート線と、前記第２メモリセルに接続される第２ビット線および第２プレート線と、前記第１プレート線を駆動することで前記第１メモリセルから前記第１ビット線に読み出されるデータと、前記第２プレート線を駆動することで前記第２メモリセルから前記第２ビット線に読み出されるデータとを差動増幅するセンスアンプと、前記センスアンプにより差動増幅された前記第１ビット線のデータの論理を反転したレベルを前記第１プレート線に出力する第１リストア回路と、前記センスアンプにより差動増幅された前記第２ビット線のデータの論理を反転したレベルを前記第２プレート線に出力する第２リストア回路と、を有する。
【発明の効果】
【０００７】
強誘電体キャパシタを含むメモリセルのアクセス時のサイクルタイムを短縮することができる。
【図面の簡単な説明】
【０００８】
一実施形態における半導体記憶装置の一例を示すブロック図である。
図１のサブアレイの２つ分の回路の一例を示すブロック図である。
図２のサブアレイの要部の一例を示す回路図である。
他の半導体記憶装置のサブアレイの２つ分の回路の一例を示すブロック図である。
図１の強誘電体キャパシタの書き込み動作および読み出し動作の例を示す説明図である。
図１の半導体記憶装置のアクセス動作の一例を示すタイミング図である。
図１および図４の半導体記憶装置のアクセス動作の比較を示すタイミング図である。
図１の半導体記憶装置のアクセス動作の別の例を示すタイミング図である。
さらなる他の半導体記憶装置の要部の一例を示すブロック図である。
別の実施形態における半導体記憶装置のサブアレイの２つ分の回路の一例を示すブロック図である。
図１０のサブアレイを有する半導体記憶装置のアクセス動作の一例を示すタイミング図である。
図１０のリファレンスセルおよびメモリセルの残留分極値の時間変化の一例を示す説明図である。
図１０のサブアレイを有する半導体記憶装置のアクセス動作の別の例を示すタイミング図である。
別の実施形態における半導体記憶装置のサブアレイの２つ分の回路の一例を示すブロック図である。
図１４のサブアレイの左側に配置される要素の一例を示すブロック図である。
図１４のサブアレイの左側の要部の一例を示す回路図である。
図１４のサブアレイの右側の要部の一例を示す回路図である。
図１４の半導体記憶装置にアクセス動作を連続して実施させる場合にアクセスされるメモリセルとリファレンスセルの位置の例を示す説明図である。
図１４のサブアレイを有する半導体記憶装置のアクセス動作の一例を示すタイミング図である。
図１９に示す波形を生成するために使用される各種信号の例を示すタイミング図である。
さらなる別の実施形態における半導体記憶装置のサブアレイの２つ分の回路の一例を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態が説明される。
【００１０】
図１は、一実施形態における半導体記憶装置の一例を示す。図１に示す半導体記憶装置１００は、例えば、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）である。半導体記憶装置１００は、単一のメモリデバイスとして各種電子機器に搭載される。半導体記憶装置１００は、Ｘ方向とＹ方向に沿ってマトリックス状に配置された複数のサブアレイＳＡＲＹと、制御回路ＣＮＴＬと、ロウデコーダＲＤＥＣと、リードアンプＲＡと、ライトアンプＷＡとを有する。例えば、複数のサブアレイＳＡＲＹの各々は、３２個のデータ入出力端子Ｉ／Ｏ０－Ｉ／Ｏ３１のいずれかに対応する。
（【００１１】以降は省略されています）

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