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公開番号2025106485
公報種別公開特許公報(A)
公開日2025-07-15
出願番号2025064682,2024121852
出願日2025-04-10,2007-10-15
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G11C 19/28 20060101AFI20250708BHJP(情報記憶)
要約【課題】シフトレジスタにおいて、トランジスタのしきい値電圧の変動を抑制し、非選択
期間中にトランジスタが誤作動することを防止することを目的とする。
【解決手段】シフトレジスタに設けられたパルス出力回路において、パルスの出力が行わ
れない非選択期間にゲート電極がオンするように浮遊状態となっているトランジスタのゲ
ート電極に定期的に電位を供給することを特徴としている。また、トランジスタのゲート
電極への電位の供給は、他のトランジスタを定期的にオン又はオフすることにより行うこ
とを特徴としている。
【選択図】図1
特許請求の範囲【請求項１】
第１のトランジスタ乃至第９のトランジスタと、第１の入力端子乃至第６の入力端子及び出力端子を有し、
第１の電源線乃至第５の電源線と電気的に接続され、
前記第１のトランジスタは、第１の電極が前記第１の電源線に電気的に接続され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４の入力端子に電気的に接続され、
前記第２のトランジスタは、第１の電極が前記第２の電源線に電気的に接続され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４のトランジスタのゲート電極に電気的に接続され、
前記第３のトランジスタは、第１の電極が前記第１の入力端子に電気的に接続され、第２の電極が前記出力端子に電気的に接続され、
前記第４のトランジスタは、第１の電極が前記第３の電源線に電気的に接続され、第２の電極が前記出力端子に電気的に接続され、
前記第５のトランジスタは、第１の電極が前記第４の電源線に電気的に接続され、第２の電極が前記第２のトランジスタのゲート電極及び前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４入力端子に電気的に接続され、
前記第６のトランジスタは、第１の電極が前記第４の電源線に電気的に接続され、第２の電極が前記第２のトランジスタのゲート電極及び前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第５の入力端子に電気的に接続され、
前記第７のトランジスタは、第１の電極が前記第５の電源線に電気的に接続され、第２の電極が前記第２のトランジスタのゲート電極及び前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第６の入力端子に電気的に接続され、
前記第８のトランジスタは、第１の電極が前記第５の電源線に電気的に接続され、第２の電極が前記第９のトランジスタの第２の電極に電気的に接続され、ゲート電極が前記第２の入力端子に電気的に接続され、
前記第９のトランジスタは、第１の電極が前記第２のトランジスタのゲート電極及び前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第３の入力端子に電気的に接続されていることを特徴とするパルス出力回路。

発明の詳細な説明【技術分野】
【０００１】
本発明はパルス出力回路、シフトレジスタ並びに当該シフトレジスタを有する表示装置
、半導体装置及び電子機器に関し、特に単一導電型の薄膜トランジスタ（ＴＦＴ）により
構成されたパルス出力回路、シフトレジスタ、表示装置、半導体装置及び電子機器に関す
る。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
近年、絶縁体上、特にガラス、プラスチック基板上に半導体薄膜を用いてなる薄膜トラ
ンジスタ（以下、「ＴＦＴ」とも表記する）を用いて回路を形成した表示装置、特にアク
ティブマトリクス型の表示装置の開発が進んでいる。ＴＦＴを用いて形成されたアクティ
ブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、
各画素に配置されたＴＦＴによって、各画素の電荷を制御することによって映像の表示を
行っている。
【０００３】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦ
Ｔを用いて駆動回路を同時形成するといった方式が発展してきており、装置の軽薄短小化
、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しい携帯情
報端末の表示部等には不可欠なデバイスとなってきている。
【０００４】
一般的に、表示装置の駆動回路を構成する回路としては、Ｎ型ＴＦＴとＰ型ＴＦＴとを
組み合わせたＣＭＯＳ回路が使用されている。ＣＭＯＳ回路の特徴としては、論理が変化
する（Ｈ（Ｈｉｇｈ（ハイ））レベルからＬ（Ｌｏｗ（ロー））レベル、あるいはＬレベ
ルからＨレベル）瞬間にのみ電流が流れ、ある論理の保持中には、理想的には電流が流れ
ない（実際には微小なリーク電流の存在がある）ため、回路全体での消費電力を非常に低
く抑えることが可能な点、また互いの極性のＴＦＴが相補的に動作するため、高速動作が
可能な点が挙げられる。
【０００５】
しかし、製造工程を考えると、ＣＭＯＳ回路は、イオンドーピング工程等が複雑になる
ため、その工程数の多さが製造コストに直接影響を与えている。そこで、従来ＣＭＯＳ回
路によって構成されていた回路を、Ｎ型、Ｐ型いずれかの単極性のＴＦＴを用いて構成し
、かつＣＭＯＳ回路と同程度の高速動作を実現したものが提案されている（例えば、特許
文献１参照）。
【０００６】
特許文献１に記載の回路は、図７（Ａ）～（Ｃ）に示すように、出力端子に電気的に接
続されているＴＦＴ２０５０のゲート電極を、一時的に浮遊状態とすることによって、Ｔ
ＦＴ２０５０のゲートとソース間の容量結合を利用し、そのゲート電極の電位を、電源電
位よりも高い電位とすることが出来る。結果として、ＴＦＴ２０５０のしきい値に起因し
た電圧降下を生ずることなく、振幅減衰のない出力が得られるものである。２０１０，２
０２０，２０３０，２０４０，及び２０６０はＴＦＴ、２０７０は容量素子、２１００は
第１の振幅補償回路、２２００は第２の振幅補償回路である。
【０００７】
このような、ＴＦＴ２０５０における動作は、ブートストラップ動作と呼ばれる。この
動作により、ＴＦＴのしきい値に起因した電圧降下を生ずることなく、出力パルスを得る
ことが出来る。
【０００８】
また、図７（Ａ）～（Ｃ）に記載の回路は、パルスの入出力がない期間において、ＴＦ
Ｔ２０５０、２０６０のゲート電極がいずれも浮遊状態となることによりノードαにノイ
ズのような電位の変動を生じるが、これを解決するためにパルスの入出力がない期間にＴ
ＦＴ１０２０、１０６０をオンした状態で浮遊状態とすることによりノードαに生じるノ
イズを低減する回路（図８（Ａ）～（Ｃ）参照）が提案されている（例えば、特許文献２
参照）。１０１０，１０３０，１０４０，及び１０５０はＴＦＴ、１０７０は容量素子、
１１００は第１の振幅補償回路、１２００は第２の振幅補償回路である。
【先行技術文献】
【特許文献】
【０００９】
特開２００２－３３５１５３号公報
特開２００４－２２６４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図８において、ＳＲＯｕｔ１に注目すると、パルスの出力後、やがてＣＫ１はＨレベル
からＬレベルへと変化する。これに伴い、ＳＲＯｕｔ１の電位も下降を始める。一方、Ｃ
Ｋ２がＨレベルとなるタイミングで、前述と同様の動作が２段目においてもなされ、ＳＲ
Ｏｕｔ２にパルスが出力される。このパルスは、１段目において、入力端子３に入力され
、ＴＦＴ１０３０がオンする。これにより、ＴＦＴ１０２０、１０６０のゲート電極の電
位が上昇し、オンする。これに伴い、ＴＦＴ１０５０のゲート電極の電位、およびＳＲＯ
ｕｔ１の電位が下降する。その後、ＳＲＯｕｔ２の出力がＨレベルからＬレベルになると
、ＴＦＴ１０３０がオフする。よってＴＦＴ１０２０、１０６０のゲート電極はこの瞬間
、浮遊状態となる。以後、１段目においては次のＳＰが入力されるまで、この状態が続く
ことになる。
（【００１１】以降は省略されています）

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