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公開番号2025105244
公報種別公開特許公報(A)
公開日2025-07-10
出願番号2023223664
出願日2023-12-28
発明の名称半導体装置
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類G11C 16/08 20060101AFI20250703BHJP(情報記憶)
要約【課題】チップサイズの小型化と消費電力の削減を図る。
【解決手段】半導体装置は、第1トランジスタのゲートに接続された制御配線と、第1端子及び第2端子と、制御配線が接続される第1ゲートとを有し、第1端子には第1トランジスタをオンするための第1電圧が入力される第2トランジスタと、第3端子及び第4端子と、第2ゲートとを有し、第3端子は第2端子に接続され、第4端子は制御配線の電圧を制御し、複数の第1トランジスタをオンするときに第2ゲートに入力される第1制御信号によりオンする第3トランジスタと、第5端子及び第6端子と、第3ゲートとを有し、第3トランジスタがオンするときに第3ゲートに入力される第2制御信号によりオンする第4トランジスタと、第1トランジスタ及び第2トランジスタがオンした状態で第4端子から出力される第2電圧を、容量カップリングにより第2電圧より高い第3電圧に昇圧して、制御配線に供給するキャパシタと、を備える。
【選択図】図1
特許請求の範囲【請求項１】
第１トランジスタのゲートに接続された制御配線と、
それぞれソースまたはドレインである第１端子および第２端子と、前記制御配線が接続される第１ゲートとを有し、前記第１端子には、前記第１トランジスタをオンするための第１電圧が入力される第２トランジスタと、
それぞれソースまたはドレインである第３端子および第４端子と、第２ゲートとを有し、前記第３端子は前記第２端子に接続され、前記第４端子は前記制御配線の電圧を制御し、前記第１トランジスタをオンするときに前記第２ゲートに入力される第１制御信号によりオンする第３トランジスタと、
それぞれソースまたはドレインである第５端子および第６端子と、第３ゲートとを有し、前記第３トランジスタがオンするときに前記第３ゲートに入力される第２制御信号によりオンし、前記第３トランジスタがオフするときに前記第３ゲートに入力される第２制御信号によりオフする第４トランジスタと、
前記第１トランジスタおよび前記第２トランジスタがオンした状態で前記第４端子から出力される第２電圧を、容量カップリングにより前記第２電圧より高い第３電圧に昇圧して、前記制御配線に供給するキャパシタと、を備える、
半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記制御配線の昇圧電圧による電流が前記第３トランジスタのドレイン－ソース間に流れることを防止する整流回路を備える、
請求項１に記載の半導体装置。
【請求項３】
前記第２トランジスタ及び前記第４トランジスタは、Ｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、
前記第３トランジスタは、Ｐ型ＭＯＳトランジスタであり、
前記整流回路は、前記Ｐ型ＭＯＳトランジスタのドレインと前記制御配線との間に配置される、
請求項２に記載の半導体装置。
【請求項４】
前記整流回路は、前記第３トランジスタのドレインに接続されるアノードと、前記制御配線に接続されるカソードとを有するダイオード、又はダイオード接続されたＭＯＳトランジスタである、
請求項２に記載の半導体装置。
【請求項５】
前記整流回路は、前記第３トランジスタのドレインと前記制御配線との間に直列に接続される第１ダイオード及び第２ダイオードを有し、
前記キャパシタは、前記第１ダイオードのカソードと前記第２ダイオードのアノードとが接続される中間ノードの電圧レベルを容量カップリングにより昇圧する、
請求項４に記載の半導体装置。
【請求項６】
前記キャパシタの一端は前記中間ノードに接続され、
前記キャパシタの他端には、電圧レベルを可変可能な第２電圧が印加される、
請求項５に記載の半導体装置。
【請求項７】
前記制御配線は、前記キャパシタの一端の電圧に応じた電圧レベルであり、
前記キャパシタの一端には、電圧レベルを可変可能な第２電圧が印加される、
請求項１に記載の半導体装置。
【請求項８】
前記第２電圧は、周期的に電圧レベルが変化するクロック信号であり、
前記制御配線は、前記クロック信号の周期に同期して、繰り返し昇圧される、
請求項７に記載の半導体装置。
【請求項９】
前記制御配線と前記第２電圧の印加ノードとの間に並列接続される複数の前記キャパシタが設けられる、
請求項７に記載の半導体装置。
【請求項１０】
前記キャパシタは、前記第２乃至第４トランジスタのゲート絶縁膜の膜厚以下の膜厚のゲート絶縁膜を有するＭＯＳキャパシタである、
請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の一実施形態は、半導体装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリは、高積層化が進んでおり、データ書き込みに用いられる高耐圧トランジスタのチップサイズに占める割合が増大する傾向にある。特に、高積層化が進むと、ワード線及び制御線を駆動するワード線スイッチトランジスタと、ワード線スイッチトランジスタのゲート電圧を制御する回路とを含むコア回路の面積が増大し、チップサイズの縮小が困難となる。
【先行技術文献】
【特許文献】
【０００３】
米国特許公開公報２０１７／００８４３３５号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の一実施形態は、チップサイズの縮小を図ることが可能な半導体装置を提供するものである。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本発明の一実施形態によれば、第１トランジスタのゲートに接続された制御配線と、
それぞれソースまたはドレインである第１端子および第２端子と、前記制御配線が接続される第１ゲートとを有し、前記第１端子には、前記第１トランジスタをオンするための第１電圧が入力される第２トランジスタと、
それぞれソースまたはドレインである第３端子および第４端子と、第２ゲートとを有し、前記第３端子は前記第２端子に接続され、前記第４端子は前記制御配線の電圧を制御し、前記第１トランジスタをオンするときに前記第２ゲートに入力される第１制御信号によりオンする第３トランジスタと、
それぞれソースまたはドレインである第５端子および第６端子と、第３ゲートとを有し、前記第３トランジスタがオンするときに前記第３ゲートに入力される第２制御信号によりオンし、前記第３トランジスタがオフするときに前記第３ゲートに入力される前記第２制御信号によりオフする第４トランジスタと、
前記第１トランジスタおよび前記第２トランジスタがオンした状態で前記第４端子から出力される第２電圧を、容量カップリングにより前記第２電圧より高い第３電圧に昇圧して、前記制御配線に供給するキャパシタと、を備える
半導体装置が提供される。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
実施形態に係る半導体記憶装置の断面構造の一例を示す断面図。
実施形態に係る半導体記憶装置のロウデコーダモジュール、ドライバモジュール、及びメモリセルアレイの構成の一例を示す回路図。
実施形態に係る半導体記憶装置に含まれるブロックデコーダの構成の一例を示す回路図。
第１の実施形態に係るブロックデコーダの主要部の回路図。
キャパシタをＭＯＳキャパシタで構成する場合の断面図。
第２電圧と転送ゲート線の電圧変化を示す図。
第１の実施形態に係る転送トランジスタのオン電流特性を示す図。
ダイオードの構造を示す平面図及び断面図。
ダイオードをＭＯＳトランジスタで構成する場合の断面図。
第１の実施形態の第１変形例に係るブロックデコーダの回路図。
第１変形例に係るブロックデコーダが有する２つのキャパシタの断面図。
第１の実施形態の第２変形例に係るブロックデコーダの回路図。
第２変形例に係るキャパシタの断面図。
第２の実施形態に係るブロックデコーダの回路図。
第２の実施形態に係るブロックデコーダが有するキャパシタの断面図。
図１７の電圧の電圧レベルの変化を示す図。
第２の実施形態に係る転送トランジスタのオン電流特性を示す図。
各ブロックデコーダに供給される電圧の伝送経路上の構成を示すブロック図。
図２０の第２マルチプレクサの入力からワード線までの経路を１つのコントロール信号線について示す図。
電圧供給回路からロウデコーダモジュールまでの配線経路を示す図。
電圧供給回路とローカルチャージポンプとの接続関係を示すブロック図。
ローカルチャージポンプの内部構成の一例を示す回路図。
ローカルチャージポンプに入出力される信号の電圧波形図。
第３の実施形態に係るブロックデコーダの電圧波形図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、半導体装置の実施形態について説明する。以下では、半導体装置の主要な構成部分を中心に説明するが、半導体装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【０００８】
（メモリシステムの概略構成）
図１は、実施形態に係る半導体装置を含むメモリシステムの概略構成を示すブロック図である。なお、本明細書では、実施形態に係る半導体装置を半導体記憶装置に適用した例を主に説明する。
【０００９】
メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。
【００１０】
メモリシステム３は、例えば、ＳＤ
ＴＭ
カードのようなメモリカード、ＵＦＳ（universal flash storage）、及びＳＳＤ（solid state drive）である。メモリシステム３は、図示しない外部のホスト機器に接続されるように構成される。
（【００１１】以降は省略されています）

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