特許ウォッチ

公開番号2025079799
公報種別公開特許公報(A)
公開日2025-05-22
出願番号2024187213
出願日2024-10-24
発明の名称記憶装置、及び記憶装置の駆動方法
出願人株式会社半導体エネルギー研究所
代理人
主分類G11C 11/4074 20060101AFI20250515BHJP(情報記憶)
要約【課題】新規な半導体装置を提供する。
【解決手段】第1トランジスタのソースまたはドレインの一方は、第1容量素子の一方の端子に接続され、第1トランジスタのソースまたはドレインの他方は、ビット線に接続され、第1トランジスタのゲートは、ワード線に接続され、第1容量素子の他方の端子は、第1駆動回路に接続され、第1駆動回路は、第1電位を出力する機能と、ワード線に与えられる選択信号の電位が変化するタイミングに連動して第2電位を出力する機能と、ビット線に与えられるデータの電位が変化するタイミングに連動して第3電位を出力する機能と、を有し、第1電位から第2電位に変化する向きは、選択信号の電位が変化する向きに対して逆向きであり、第1電位から第3電位に変化する向きは、データの電位が変化する向きに対して逆向きである。
【選択図】図1
特許請求の範囲【請求項１】
メモリアレイと、周辺回路と、を有し、
前記メモリアレイは、第１メモリセルを有し、
前記周辺回路は、第１駆動回路を有し、
前記第１メモリセルは、第１トランジスタと、第１容量素子と、を有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１容量素子の一方の端子に電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、ビット線に電気的に接続され、
前記第１トランジスタのゲートは、ワード線に電気的に接続され、
前記第１容量素子の他方の端子は、前記第１駆動回路に電気的に接続され、
前記第１駆動回路は、第１電位を出力する機能と、前記ワード線に与えられる選択信号の電位が変化するタイミングに連動して第２電位を出力する機能と、前記ビット線に与えられるデータの電位が変化するタイミングに連動して第３電位を出力する機能と、を有し、
前記第１電位から前記第２電位に変化する向きは、前記選択信号の電位が変化する向きに対して逆向きであり、
前記第１電位から前記第３電位に変化する向きは、前記データの電位が変化する向きに対して逆向きである、
記憶装置。
続きを表示（約 3,200 文字）【請求項２】
メモリアレイと、周辺回路と、を有し、
前記メモリアレイは、第１メモリセルと、第２メモリセルと、を有し、
前記周辺回路は、第１駆動回路と、第２駆動回路と、を有し、
前記第１メモリセルは、第１トランジスタと、第１容量素子と、を有し、
前記第２メモリセルは、第２トランジスタと、第２容量素子と、を有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１容量素子の一方の端子に電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、ビット線に電気的に接続され、
前記第１トランジスタのゲートは、第１ワード線に電気的に接続され、
前記第１容量素子の他方の端子は、前記第１駆動回路に電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２容量素子の一方の端子に電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記ビット線に電気的に接続され、
前記第２トランジスタのゲートは、第２ワード線に電気的に接続され、
前記第２容量素子の他方の端子は、前記第２駆動回路に電気的に接続され、
前記第１駆動回路は、前記第１ワード線に与えられる選択信号の電位が変化する向きに対して逆向きに電位が変化する信号を出力する機能を有し、
前記第２駆動回路は、前記第２ワード線に与えられる選択信号の電位が変化する向きに対して逆向きに電位が変化する信号を出力する機能を有する、
記憶装置。
【請求項３】
メモリアレイと、周辺回路と、を有し、
前記メモリアレイは、第１メモリセルと、第２メモリセルと、を有し、
前記周辺回路は、第１駆動回路と、第２駆動回路と、を有し、
前記第１メモリセルは、第１トランジスタと、第１容量素子と、を有し、
前記第２メモリセルは、第２トランジスタと、第２容量素子と、を有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１容量素子の一方の端子に電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、第１ビット線に電気的に接続され、
前記第１トランジスタのゲートは、ワード線に電気的に接続され、
前記第１容量素子の他方の端子は、前記第１駆動回路に電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２容量素子の一方の端子に電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、第２ビット線に電気的に接続され、
前記第２トランジスタのゲートは、前記ワード線に電気的に接続され、
前記第２容量素子の他方の端子は、前記第２駆動回路に電気的に接続され、
前記第１駆動回路は、前記第１ビット線に与えられるデータの電位が変化する向きに対して逆向きに電位が変化する信号を出力する機能を有し、
前記第２駆動回路は、前記第２ビット線に与えられるデータの電位が変化する向きに対して逆向きに電位が変化する信号を出力する機能を有する、
記憶装置。
【請求項４】
メモリアレイと、周辺回路と、を有し、
前記メモリアレイは、第１メモリセルと、第２メモリセルと、第３メモリセルと、第４メモリセルと、を有し、
前記周辺回路は、第１駆動回路と、第２駆動回路と、第３駆動回路と、第４駆動回路と、を有し、
前記第１メモリセルは、第１トランジスタと、第１容量素子と、を有し、
前記第２メモリセルは、第２トランジスタと、第２容量素子と、を有し、
前記第３メモリセルは、第３トランジスタと、第３容量素子と、を有し、
前記第４メモリセルは、第４トランジスタと、第４容量素子と、を有し、
前記第１トランジスタのソースまたはドレインの一方は、前記第１容量素子の一方の端子に電気的に接続され、
前記第１トランジスタのソースまたはドレインの他方は、第１ビット線に電気的に接続され、
前記第１トランジスタのゲートは、第１ワード線に電気的に接続され、
前記第１容量素子の他方の端子は、前記第１駆動回路に電気的に接続され、
前記第２トランジスタのソースまたはドレインの一方は、前記第２容量素子の一方の端子に電気的に接続され、
前記第２トランジスタのソースまたはドレインの他方は、前記第１ビット線に電気的に接続され、
前記第２トランジスタのゲートは、第２ワード線に電気的に接続され、
前記第２容量素子の他方の端子は、前記第２駆動回路に電気的に接続され、
前記第３トランジスタのソースまたはドレインの一方は、前記第３容量素子の一方の端子に電気的に接続され、
前記第３トランジスタのソースまたはドレインの他方は、第２ビット線に電気的に接続され、
前記第３トランジスタのゲートは、前記第１ワード線に電気的に接続され、
前記第３容量素子の他方の端子は、前記第３駆動回路に電気的に接続され、
前記第４トランジスタのソースまたはドレインの一方は、前記第４容量素子の一方の端子に電気的に接続され、
前記第４トランジスタのソースまたはドレインの他方は、前記第２ビット線に電気的に接続され、
前記第４トランジスタのゲートは、前記第２ワード線に電気的に接続され、
前記第４容量素子の他方の端子は、前記第４駆動回路に電気的に接続される、
記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記第１トランジスタは、チャネル形成領域に酸化物半導体を含む、
記憶装置。
【請求項６】
請求項１乃至請求項４のいずれか一において、
前記第１トランジスタは、前記第１容量素子の上に設けられる、
記憶装置。
【請求項７】
請求項６において、
第１導電体と、前記第１導電体の上の第２導電体と、前記第２導電体の上の第３導電体と、を有し、
前記第１導電体は、前記第１容量素子の他方の端子として機能する領域を含み、
前記第２導電体は、前記第１容量素子の一方の端子として機能する領域と、前記第１トランジスタのソースまたはドレインの一方として機能する領域と、を含み、
前記第３導電体は、前記第１トランジスタのソースまたはドレインの他方として機能する領域を含む、
記憶装置。
【請求項８】
請求項１乃至請求項４のいずれか一において、
前記メモリアレイは、前記周辺回路の上に設けられる、
記憶装置。
【請求項９】
ｎチャネル型トランジスタのソースまたはドレインの一方が容量素子の一方の端子に電気的に接続されているメモリセルを有する記憶装置の駆動方法であって、
前記トランジスタのゲートに与える選択信号の電位を下げた後に、前記容量素子の他方の端子に与える電位を上げる、
記憶装置の駆動方法。
【請求項１０】
ｎチャネル型トランジスタのソースまたはドレインの一方が容量素子の一方の端子に電気的に接続されているメモリセルを有する記憶装置の駆動方法であって、
前記トランジスタのソースまたはドレインの他方に与えるデータの電位を上げるタイミングに同期して、前記容量素子の他方の端子に与える電位を下げる、
記憶装置の駆動方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、記憶装置、及び記憶装置の駆動方法に関する。
続きを表示（約 3,200 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、駆動方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。より具体的には、本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、光学装置、撮像装置、照明装置、演算装置、制御装置、記憶装置、入力装置、出力装置、入出力装置、信号処理装置、演算処理装置、電子計算機、電子機器、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
酸化物半導体をチャネル形成領域に含むトランジスタは、オフ電流が極めて小さいということが知られている。例えば、特許文献１には、当該トランジスタのオフ電流が小さいという特性を応用した低消費電力の演算処理装置（例えば、ＣＰＵなど）が開示されている。また、例えば、特許文献２には、当該トランジスタのオフ電流が小さいという特性を応用して、長期にわたりデータを記憶し続けることができる記憶装置（例えば、メインメモリ、及びキャッシュメモリなど）が、開示されている。
【０００４】
また、例えば、特許文献３には、当該トランジスタを積層させることで、集積回路の高密度化を図る技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
特開２０１２－２５７１８７号公報
特開２０１１－１５１３８３号公報
国際公開第２０２１／０５３４７３号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、保持時間を長くすることができる半導体装置、当該半導体装置を有する記憶装置、当該半導体装置の駆動方法、または当該記憶装置の駆動方法を提供することを課題の一とする。または、本発明の一態様は、動作速度を速めることができる半導体装置、当該半導体装置を有する記憶装置、当該半導体装置の駆動方法、または当該記憶装置の駆動方法を提供することを課題の一とする。または、本発明の一態様は、消費電力を低減することができる半導体装置、当該半導体装置を有する記憶装置、当該半導体装置の駆動方法、または当該記憶装置の駆動方法を提供することを課題の一とする。または、本発明の一態様は、記録密度を高めることができる半導体装置、当該半導体装置を有する記憶装置、当該半導体装置の駆動方法、または当該記憶装置の駆動方法を提供することを課題の一とする。または、本発明の一態様は、小型化された半導体装置、当該半導体装置を有する記憶装置、当該半導体装置の駆動方法、または当該記憶装置の駆動方法を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置、当該半導体装置を有する記憶装置、当該半導体装置の駆動方法、または当該記憶装置の駆動方法を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置、当該半導体装置を有する記憶装置、当該半導体装置の駆動方法、または当該記憶装置の駆動方法を提供することを課題の一とする。
【０００７】
なお、上記の課題は、他の課題の存在を妨げるものではない。なお、上記の課題以外の他の課題は、本明細書、図面、または特許請求の範囲等の記載から、自ずと明らかとなるものであり、本明細書、図面、または特許請求の範囲等の記載から、上記の課題以外の他の課題を抽出することが可能である。なお、本発明の一態様は、これらの課題（上記の課題及び他の課題）の全てを解決する必要はないものとする。
【課題を解決するための手段】
【０００８】
（１）
本発明の一態様は、メモリアレイと、周辺回路と、を有し、メモリアレイは、第１メモリセルを有し、周辺回路は、第１駆動回路を有し、第１メモリセルは、第１トランジスタと、第１容量素子と、を有し、第１トランジスタのソースまたはドレインの一方は、第１容量素子の一方の端子に電気的に接続され、第１トランジスタのソースまたはドレインの他方は、ビット線に電気的に接続され、第１トランジスタのゲートは、ワード線に電気的に接続され、第１容量素子の他方の端子は、第１駆動回路に電気的に接続され、第１駆動回路は、第１電位を出力する機能と、ワード線に与えられる選択信号の電位が変化するタイミングに連動して第２電位を出力する機能と、ビット線に与えられるデータの電位が変化するタイミングに連動して第３電位を出力する機能と、を有し、第１電位から第２電位に変化する向きは、選択信号の電位が変化する向きに対して逆向きであり、第１電位から第３電位に変化する向きは、データの電位が変化する向きに対して逆向きである、記憶装置である。
【０００９】
（２）
本発明の一態様は、メモリアレイと、周辺回路と、を有し、メモリアレイは、第１メモリセルと、第２メモリセルと、を有し、周辺回路は、第１駆動回路と、第２駆動回路と、を有し、第１メモリセルは、第１トランジスタと、第１容量素子と、を有し、第２メモリセルは、第２トランジスタと、第２容量素子と、を有し、第１トランジスタのソースまたはドレインの一方は、第１容量素子の一方の端子に電気的に接続され、第１トランジスタのソースまたはドレインの他方は、ビット線に電気的に接続され、第１トランジスタのゲートは、第１ワード線に電気的に接続され、第１容量素子の他方の端子は、第１駆動回路に電気的に接続され、第２トランジスタのソースまたはドレインの一方は、第２容量素子の一方の端子に電気的に接続され、第２トランジスタのソースまたはドレインの他方は、ビット線に電気的に接続され、第２トランジスタのゲートは、第２ワード線に電気的に接続され、第２容量素子の他方の端子は、第２駆動回路に電気的に接続され、第１駆動回路は、第１ワード線に与えられる選択信号の電位が変化する向きに対して逆向きに電位が変化する信号を出力する機能を有し、第２駆動回路は、第２ワード線に与えられる選択信号の電位が変化する向きに対して逆向きに電位が変化する信号を出力する機能を有する、記憶装置である。
【００１０】
（３）
本発明の一態様は、メモリアレイと、周辺回路と、を有し、メモリアレイは、第１メモリセルと、第２メモリセルと、を有し、周辺回路は、第１駆動回路と、第２駆動回路と、を有し、第１メモリセルは、第１トランジスタと、第１容量素子と、を有し、第２メモリセルは、第２トランジスタと、第２容量素子と、を有し、第１トランジスタのソースまたはドレインの一方は、第１容量素子の一方の端子に電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第１ビット線に電気的に接続され、第１トランジスタのゲートは、ワード線に電気的に接続され、第１容量素子の他方の端子は、第１駆動回路に電気的に接続され、第２トランジスタのソースまたはドレインの一方は、第２容量素子の一方の端子に電気的に接続され、第２トランジスタのソースまたはドレインの他方は、第２ビット線に電気的に接続され、第２トランジスタのゲートは、ワード線に電気的に接続され、第２容量素子の他方の端子は、第２駆動回路に電気的に接続され、第１駆動回路は、第１ビット線に与えられるデータの電位が変化する向きに対して逆向きに電位が変化する信号を出力する機能を有し、第２駆動回路は、第２ビット線に与えられるデータの電位が変化する向きに対して逆向きに電位が変化する信号を出力する機能を有する、記憶装置である。
（【００１１】以降は省略されています）

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