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公開番号2025093432
公報種別公開特許公報(A)
公開日2025-06-24
出願番号2023209063
出願日2023-12-12
発明の名称半導体記憶装置及びその制御方法
出願人華邦電子股ふん有限公司,Winbond Electronics Corp.
代理人個人,個人
主分類G11C 11/4091 20060101AFI20250617BHJP(情報記憶)
要約【課題】データ保持状態のセンスアンプにおいて発生するリーク電流を低減することの可能な半導体記憶装置及びその制御方法を提供する。
【解決手段】半導体記憶装置は、一対のビット線BLT,BLBに接続されたセンスアンプ10であって、一対のビット線BLT,BLBのうち低電圧電源側のビット線BLBに接続された少なくとも1つのトランジスタ10a,10b,10c,10dを含むセンスアンプ10と、所定の動作が行われていない状態であってセンスアンプ10がデータを保持している状態において、低電圧電源側のビット線BLBの電圧を、低電圧電源の電圧VSSよりも高い所定の電圧VBLLに設定する制御部20と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
一対のビット線に接続されたセンスアンプであって、前記一対のビット線のうち低電圧電源側のビット線に接続された少なくとも１つのトランジスタを含むセンスアンプと、
所定の動作が行われていない状態であって前記センスアンプがデータを保持している状態において、前記低電圧電源側のビット線の電圧を、低電圧電源の電圧よりも高い所定の電圧に設定する制御部と、を備える、
半導体記憶装置。
続きを表示（約 1,200 文字）【請求項２】
前記制御部は、前記低電圧電源側のビット線の電圧が前記所定の電圧に設定されている状態において前記所定の動作が行われる場合に、前記低電圧電源側のビット線の電圧を前記低電圧電源の電圧に設定する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記所定の動作は、前記センスアンプに接続されたメモリセルに記憶されたデータの読み出し、書き込み、及び、前記一対のビット線のプリチャージのうち少なくとも１つを含む、
請求項１に記載の半導体記憶装置。
【請求項４】
前記制御部は、
前記低電圧電源の電圧を前記低電圧電源側のビット線に供給する１つ以上の第１供給部と、
前記所定の動作が行われない状態において、前記所定の電圧を前記低電圧電源側のビット線に供給する第２供給部と、を備える、
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１供給部は、
前記所定の動作が行われないことを示す第１制御信号が入力されると、前記第２供給部から供給される前記所定の電圧を前記低電圧電源側のビット線に供給する第１スイッチ部と、
前記所定の動作が行われることを示す第２制御信号が入力されると、前記低電圧電源の電圧を前記低電圧電源側のビット線に供給する第２スイッチ部と、を備える、
請求項４に記載の半導体記憶装置。
【請求項６】
前記第２供給部は、
前記低電圧電源側のビット線の電圧が入力される第１端子と、前記所定の電圧が入力される第２端子と、を有するコンパレータを備える、
請求項４又は５に記載の半導体記憶装置。
【請求項７】
前記所定の電圧は、前記一対のビット線のうち高電圧電源側のビット線の電圧よりも低い、
請求項１に記載の半導体記憶装置。
【請求項８】
前記センスアンプは、
一対の第１トランジスタであって、一方の第１トランジスタが高電圧電源側のビット線に接続されており、他方の第１トランジスタが低電圧電源側のビット線に接続されている、一対の第１トランジスタと、
一対の第２トランジスタであって、一方の第２トランジスタが高電圧電源側のビット線に接続されており、他方の第２トランジスタが低電圧電源側のビット線に接続されている、一対の第２トランジスタと、を含む、
請求項１に記載の半導体記憶装置。
【請求項９】
前記一対の第１トランジスタ及び前記一対の第２トランジスタのうち一方はＮチャンネル型電界効果トランジスタであり、前記一対の第１トランジスタ及び前記一対の第２トランジスタのうち他方はＰチャンネル型電界効果トランジスタである、
請求項８に記載の半導体記憶装置。
【請求項１０】
前記低電圧電源の電圧は、０Ｖである、
請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体記憶装置及びその制御方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
例えばＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置は、メモリセルに保持されたデータに基づいて一対のビット線に微弱な電位差を生じさせ、この電位差をセンスアンプによって増幅することによりデータの読み出しを行うように構成されている。一般的なセンスアンプとしては、一対のＮチャンネル型電界効果トランジスタ（ｎＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor））と、一対のＰチャンネル型電界効果トランジスタ（ｐＭＯＳＦＥＴ）と、を備えるものが知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開平０８－１３９２９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体記憶装置の動作電圧は、半導体記憶装置の低消費電力化に応じて低くなっており、この動作電圧の低下に伴って、センスアンプ内のトランジスタの閾値電圧も低くなる。また、センスアンプがデータを保持している状態（データをセンシングした後の状態）において一対のビット線のうち低電圧電源側のビット線の電圧を０Ｖとした場合には、低電圧電源側のビット線に接続された少なくとも１つのトランジスタのうちゲート・ソース間電圧が０Ｖとなるトランジスタが存在する。しかしながら、トランジスタの閾値電圧が低くなると、センスアンプのデータ保持状態においてゲート・ソース間電圧が０Ｖとなるトランジスタで発生するリーク電流が増大する虞がある。
【０００５】
本発明は上記課題に鑑みてなされたものであり、データ保持状態のセンスアンプにおいて発生するリーク電流を低減することの可能な半導体記憶装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、一対のビット線に接続されたセンスアンプであって、前記一対のビット線のうち低電圧電源側のビット線に接続された少なくとも１つのトランジスタを含むセンスアンプと、所定の動作が行われていない状態であって前記センスアンプがデータを保持している状態において、前記低電圧電源側のビット線の電圧を、低電圧電源の電圧よりも高い所定の電圧に設定する制御部と、を備える、半導体記憶装置を提供する。
【０００７】
かかる発明によれば、所定の動作が行われていない状態であってセンスアンプがデータを保持している状態において、低電圧電源側のビット線の電圧が、低電圧電源の電圧よりも高い所定の電圧に設定されることによって、例えば、低電圧電源の電圧が０Ｖの場合にゲート・ソース間電圧が０Ｖとなるトランジスタのバックゲート・ソース間電圧が負電圧になり、当該トランジスタの閾値電圧がバックバイアス効果によって高くなることから、当該トランジスタにおいて発生するリーク電流を低減することが可能になる。これにより、データ保持状態のセンスアンプにおいて発生するリーク電流を低減することができる。
【０００８】
また、本発明は、半導体記憶装置の制御方法であって、前記半導体記憶装置は、一対のビット線に接続されたセンスアンプであって、前記一対のビット線のうち低電圧電源側のビット線に接続された少なくとも１つのトランジスタを含むセンスアンプを備え、前記半導体記憶装置の制御部が、所定の動作が行われていない状態であって前記センスアンプがデータを保持している状態において、前記低電圧電源側のビット線の電圧を、低電圧電源の電圧よりも高い所定の電圧に設定するステップを実行する、半導体記憶装置の制御方法を提供する。
【発明の効果】
【０００９】
本発明の半導体記憶装置及びその制御方法によれば、データ保持状態のセンスアンプにおいて発生するリーク電流を低減することができる。
【図面の簡単な説明】
【００１０】
本発明の一実施形態に係る半導体記憶装置の構成例を示す図である。
制御部の構成例を示す図である。
各制御信号及び低電圧電源側のビット線の電圧変化の一例を示す図である。
制御部の他の構成例を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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