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公開番号2025081100
公報種別公開特許公報(A)
公開日2025-05-27
出願番号2023194631
出願日2023-11-15
発明の名称不揮発性メモリ装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 29/50 20060101AFI20250520BHJP(情報記憶)
要約【課題】メモリ素子の不良を精度よく検出する。
【解決手段】不揮発性メモリ装置(1)は、ゲートを電圧で駆動される構成のメモリ素子(M1、M2)と、メモリ素子(M1、M2)が基準電流(IREF)をコピーするようにメモリ素子(M1、M2)のゲート電圧を制御可能な構成を有するゲート制御回路(11、12)と、を有し、ゲート制御回路(11、12)は、メモリ素子(M1、M2)に流れる電流値(Id1、Id2)の変化に応じて接続不良を検出するように構成されている。
【選択図】図2
特許請求の範囲【請求項１】
ゲートを電圧で駆動される構成のメモリ素子と、
前記メモリ素子が基準電流をコピーするように前記メモリ素子のゲート電圧を制御可能な構成を有するゲート制御回路と、を有し、
前記ゲート制御回路は、前記メモリ素子に流れる電流値の変化に応じて接続不良を検出するように構成されている、不揮発性メモリ装置。
続きを表示（約 720 文字）【請求項２】
前記ゲート制御回路は、
前記基準電流を供給するように構成される基準電流供給回路と、
前記メモリ素子のゲートを駆動する電圧を供給するように構成されるゲート電圧供給回路と、
前記基準電流供給回路と前記ゲート電圧供給回路とを切り替えることができるように構成された切り替えスイッチと、を有するように構成されている請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記ゲート制御回路は、
前記基準電流を供給するように構成される基準電流供給回路と、
前記メモリ素子のゲートを駆動する電圧を供給するように構成されるゲート電圧供給回路と、を有し、
前記基準電流供給回路と前記ゲート電圧供給回路とは少なくとも一部のＭＯＳトランジスタを共用するように構成されている請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記ゲート制御回路は、前記メモリ素子とカレントミラー回路を形成するように構成されている、請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記ゲート制御回路には、前記基準電流が外部から供給されるように構成される請求項２に記載の不揮発性メモリ装置。
【請求項６】
前記メモリ素子に流れる電流に基づき記憶されたデータを判定するセンスアンプをさらに備え、
前記センスアンプによる判定が、予め決められた時間内に収まるとき前記メモリ素子の接続状態が良であると判定し、時間内に収まらなかったとき前記メモリ素子の接続状態が不良であると判定するように構成されている請求項１から請求項５のいずれかに記載の不揮発性メモリ装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、不揮発性メモリ装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
特許文献１で提案されている半導体不揮発記憶回路は、１ビットのデータを格納するメモリセルとして、第１トランジスタと、第１トランジスタよりもオン電流の高い第２トランジスタと、を一対としたトランジスタペアを集積化して成る。
【先行技術文献】
【特許文献】
【０００３】
特開２０１１―１０３１５８号公報
【０００４】
［概要］
特許文献１で提案されている半導体不揮発記憶回路の出荷テストにおいてソース側の接続部が高抵抗化したメモリセルを不良品として除去できない場合がある。
【０００５】
本開示の一態様による不揮発性メモリ装置は、ゲートを電圧で駆動されるメモリ素子と、前記メモリ素子が基準電流をコピーするように前記メモリ素子のゲート電圧を制御するゲート制御回路と、を有し、前記メモリ素子の接続不良を確認するときに、前記メモリ素子に流れる電流値の変化に応じて接続不良を検出する。
【図面の簡単な説明】
【０００６】
図１は、不揮発性メモリ装置の全体構成例を示すブロック図である。
図２は、メモリアレイの構成例を示す回路図である。
図３は、ホットキャリアが注入される前後それぞれにおけるメモリ素子のドレイン電流のゲート・ソース間電圧依存性を示す図である。
図４は、信号ＸＲＳＴ、ラインＬｎ１の電圧Ｖ１、及びラインＬｎ２の電圧Ｖ２の波形例を示すタイミングチャートである。
図５は、ゲート制御回路の一例を示す回路図である。
図６は、出荷テスト時におけるラインＬｎ１の電圧Ｖ１の波形例を示すタイミングチャートである。
図７は、変形例のゲート制御回路を示す回路図である。
【０００７】
［詳細な説明］
本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。以下、Ｎチャネル型ＭＯＳ電界効果トランジスタをＮＭＯＳトランジスタと称し、Ｐチャネル型ＭＯＳ電界効果トランジスタをＰＭＯＳトランジスタと称す。
【０００８】
＜不揮発性メモリ装置＞
図１は、不揮発性メモリ装置１の全体構成例を示すブロック図である。図１に示す不揮発性メモリ装置１は、メモリアレイ１０と、Ｘデコーダ２０と、Ｙデコーダ３０と、コントローラ４０と、を有する。
【０００９】
メモリアレイ１０は、Ｘ軸方向に敷設されたｍ本のゲート線Ｇ１～Ｇｍ（＝ワード線）と、Ｙ軸方向に敷設された２ｎ本のビット線ＢＬ１～ＢＬ２ｎと、ゲート線Ｇ１～Ｇｍ及びビット線ＢＬ１～ＢＬ２ｎに沿ってマトリクス状に配列された複数（＝ｍ×ｎ）のメモリセルＣＥＬＬと、を有する。メモリアレイ１０の構成及び動作については、後ほど詳述する。
【００１０】
Ｘデコーダ（ロウデコーダ）２０は、コントローラ４０からの指示に応じてゲート線Ｇ１～Ｇｍを駆動する。
（【００１１】以降は省略されています）

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