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公開番号2025078279
公報種別公開特許公報(A)
公開日2025-05-20
出願番号2023190734
出願日2023-11-08
発明の名称不揮発性半導体記憶装置
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類G11C 16/10 20060101AFI20250513BHJP(情報記憶)
要約【課題】書込遅延を抑制しながら、セル電圧の分布幅を狭めることが可能な不揮発性半導体記憶装置等を提供する。
【解決手段】不揮発性半導体記憶装置1は、複数のゲート線と、複数のゲート線と交差する複数のビット線と、ゲート線及びビット線の交点に対応して接続される複数のメモリセルと、を有する。複数のゲート線のうち選択された1つのゲート線に複数のメモリセルが異なるビット線で接続され、複数のメモリセルを同時に書き込みするために、各ビット線電流を制御する複数の書込ビット線電流又は電圧制御回路100,100bを備える。
【選択図】図10
特許請求の範囲【請求項１】
複数のゲート線と、
前記複数のゲート線と交差する複数のビット線と、
前記ゲート線及び前記ビット線の交点に対応して接続される複数のメモリセルと、を有する不揮発性半導体記憶装置において、
前記複数のゲート線のうち選択された１つのゲート線に複数のメモリセルが異なるビット線で接続され、
前記複数のメモリセルを同時に書き込みするために、各ビット線電流を制御する複数の書込ビット線電流又は電圧制御回路を備える、
不揮発性半導体記憶装置。
続きを表示（約 1,400 文字）【請求項２】
目標とする複数のセル電圧の分布に対し、それぞれ、セルの状態を確認するための複数のセル電圧のベリファイレベルを有し、
前記書込ビット線電流又は電圧制御回路は、
複数のゲート電圧と、前記ベリファイレベルに応じた読出結果とに基づいて、選択される複数のビット線電流で書込速度を制御するように構成されている、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
目標とするセル電圧の分布に対し、
セルの書込終了を示す第１のセル電圧のベリファイレベルと、
前記第１のセル電圧のベリファイレベルより低い、第２のセル電圧のベリファイレベルと、
が設けられ、
前記書込ビット線電流又は電圧制御回路は、
該当するメモリセルの読出結果から、前記セル電圧が、前記第２のセル電圧のベリファイレベルを超えたと判断される場合、該当するメモリセルの書込ビット線電流を通常電流より低い電流に制御するように構成されている、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記書込ビット線電流制御回路は、
基準電位を受けつけるゲートをそれぞれ有し、第１の書込ビット線電流を通すための、互いに並列に接続された第１のトランジスタ及び第２のトランジスタと、
基準電位を受けつけるゲートを有し、前記第１の書込ビット線電流より小さい第２の書込ビット線電流を通す第３のトランジスタと、を含む、
請求項２又は３に記載の不揮発性半導体記憶装置。
【請求項５】
前記書込ビット線電流制御回路は、書込フラグ信号を受けつけるゲートをそれぞれ有し、前記第１のトランジスタ及び前記第２のトランジスタとそれぞれ、直列に接続された第４のトランジスタ及び第５のトランジスタと、書込フラグ信号を受けつけるゲートを有し、前記第３のトランジスタと直接に接続された第６のトランジスタと、を含む、請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記書込ビット線電圧制御回路は、
第１の書込フラグ信号を受けつけるゲートと、書込電圧を受けつけるソースと、を有し、第１の書込ビット線電流を通すための第１のトランジスタと、
第２の書込フラグ信号を受けつけるゲートと、書込電圧を受けつけるソースと、を有し、前記第１の書込ビット線電流より小さい第２の書込ビット線電流を通すための第２のトランジスタと、を含み、
前記第１のトランジスタのソース電位は、前記第２のトランジスタのソース電位より、低くなるように制御されている、請求項２又は３に記載の不揮発性半導体記憶装置。
【請求項７】
前記ゲート線を介して、前記複数のメモリセルのゲート電極には、複数回のパルス電圧が印加されるように構成され、
前記複数回のパルス電圧は、段階的に増加するように印加されるように構成され、
前記複数回のパルス電圧の印加の間には、ベリファイが行われるベリファイ期間が設けられている、請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
前記複数のメモリセルは、ｎｂｉｔ（ｎは任意の整数）のマルチレベルセル（ＭＬＣ)
セル、すなわち、トリプルレベルセル(ＴＬＣ)、及びクワッドレベルセル（ＱＬＣ）のうちの少なくとも１つである、請求項１に記載の不揮発性半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、不揮発性半導体記憶装置に関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
フラッシュメモリは、フローティングゲートMOSFET（Metal Oxide Semiconductor Field Effect Transistor）と呼ばれる半導体素子を利用し、フローティングゲートに電子を蓄えることによってデータ記録を行う不揮発性メモリである。
【０００３】
フラッシュメモリの大容量化を実現する「多値化技術」が注目されている。一般的な多値書込では、同一の行の多数のセルに対し、同時に書き込みを行う。各メモリセルは、物理的なばらつきを有するため、セル電圧は、書込分布幅を有し得る。マルチレベルセル（ＭＬＣ）等において、この書込分布幅を制御することが、信頼性等の観点からも、重要となる。
【０００４】
書込速度の制御はゲート電圧を徐々に上げていく方法が主流である。これは、ゲート電圧は、他の条件が同じであればゲート電圧に沿ってＶｔｍが上昇すること、負荷電流がなくＳＬ／ＢＬに比べ制御しやすいこと、電圧幅が大きく制御しやすいことなどに起因する。
【先行技術文献】
【特許文献】
【０００５】
特開２０２３－９２９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来技術では、動作マージン（すなわち、書込消去ウィンドウ）不足のため、例えば、マルチレベルセル（ＭＬＣ）等の書込中間レベルの分布幅を狭めようと、パルス電圧の上昇幅を小さくすると書込時間が遅くなってしまうという問題が生じる。
【０００７】
本開示は、このような問題点を解決するためになされたものであり、書込遅延を抑制しながら、セル電圧の分布幅を狭めることが可能な不揮発性半導体記憶装置等を提供することを目的とする。
【０００８】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態にかかる不揮発性半導体記憶装置は、
複数のゲート線と、
前記複数のゲート線と交差する複数のビット線と、
前記ゲート線及び前記ビット線の交点に対応して接続される複数のメモリセルと、を有する不揮発性半導体記憶装置において、
前記複数のゲート線のうち選択された１つのゲート線に複数のメモリセルが異なるビット線で接続され、
前記複数のメモリセルを同時に書き込みするために、各ビット線電流を制御する複数の書込ビット線電流又は電圧制御回路を備える。
【発明の効果】
【００１０】
一実施の形態によれば、書込遅延を抑制しながら、セル電圧の分布幅を狭めることが可能な不揮発性半導体記憶装置等を提供することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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