特許ウォッチ

公開番号2025097887
公報種別公開特許公報(A)
公開日2025-07-01
出願番号2024106991
出願日2024-07-02
発明の名称メモリシステム及びメモリチップ
出願人エトロンテクノロジー,インコーポレイテッド,Etron Technology,Inc.
代理人弁理士法人ITOH
主分類G11C 7/10 20060101AFI20250624BHJP(情報記憶)
要約【課題】実施形態は、ロジック回路とメモリチップとの間でデータをパラレルに伝送することができるメモリシステム及びメモリチップを提供する。
【解決手段】メモリチップは、メモリバンク、I/Oデータバス、及び第1の複数のセンスアンプを含む。第1の複数のセンスアンプは、メモリバンクとI/Oデータバスとの間にあり、第1の複数のデータをパラレルにI/Oデータバスに出力するように構成される。当該メモリチップには、パラレル・ツー・シリアル回路もシリアル・ツー・パラレル回路も存在しない。
【選択図】図3
特許請求の範囲【請求項１】
メモリチップであって、
メモリバンク、
Ｉ／Ｏデータバス、及び
前記メモリバンクと前記Ｉ／Ｏデータバスとの間の第１の複数のセンスアンプであり、第１の複数のデータをパラレルに前記Ｉ／Ｏデータバスに出力するように構成された第１の複数のセンスアンプ、
を有し、
当該メモリチップには、パラレル・ツー・シリアル回路もシリアル・ツー・パラレル回路も存在しない、
メモリチップ。
続きを表示（約 1,200 文字）【請求項２】
当該メモリチップは、当該メモリチップがリフレッシュ動作を実行しないかどうかを選択的に通知するためにハンドシェイク信号を送出する、請求項１に記載のメモリチップ。
【請求項３】
当該メモリチップは更に、追加の出力ピンを有し、前記ハンドシェイク信号は、前記追加の出力ピンを介してメモリコントローラに送信され、前記メモリコントローラは、当該メモリチップとは物理的に別個である、請求項２に記載のメモリチップ。
【請求項４】
当該メモリチップは更に、リフレッシュカウンタを有し、前記ハンドシェイク信号は、前記リフレッシュカウンタによってカウントされるクロックの数に従って選択的にアクティブにされる、請求項２に記載のメモリチップ。
【請求項５】
前記ハンドシェイク信号は、当該メモリチップが前記リフレッシュ動作を実行しているときにアクティブであり、前記ハンドシェイク信号は、当該メモリチップが前記リフレッシュ動作を実行していないときに非アクティブである、請求項２に記載のメモリチップ。
【請求項６】
前記Ｉ／Ｏデータバスの幅は、前記第１の複数のセンスアンプによってパラレルに出力される前記第１の複数のデータの幅に等しい、請求項１に記載のメモリチップ。
【請求項７】
当該メモリチップは更に、前記第１の複数のセンスアンプと前記Ｉ／Ｏデータバスとの間に複数のトランシーバを有し、該複数のトランシーバは、前記第１の複数のセンスアンプから前記第１の複数のデータをパラレルに受信し、前記第１の複数のデータをパラレルに前記Ｉ／Ｏデータバスに送信する、請求項１に記載のメモリチップ。
【請求項８】
当該メモリチップは更に、前記メモリバンクと前記第１の複数のセンスアンプとの間に第２の複数のセンスアンプを有し、該第２の複数のセンスアンプは、Ｍ個のセンスアンプを有し、当該メモリチップのビットラインに接続され、前記第１の複数のセンスアンプは、Ｎ個のセンスアンプを有し、当該メモリチップのデータラインに接続され、Ｎ及びＭはどちらも正の整数であり、ＭはＮ以上である、請求項７に記載のメモリチップ。
【請求項９】
前記第２の複数のセンスアンプの一部が、前記第１の複数のセンスアンプに選択的に結合され、前記第２の複数のセンスアンプの前記一部は、前記第１の複数のデータをパラレルに前記第１の複数のセンスアンプに出力し、前記第２の複数のセンスアンプの前記一部内のセンスアンプの数がＮに等しい、請求項８に記載のメモリチップ。
【請求項１０】
前記第２の複数のセンスアンプの前記一部は、当該メモリチップに入力される制御信号に従って、前記第１の複数のセンスアンプに選択的に結合される、請求項９に記載のメモリチップ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリシステム及びメモリチップに関し、特に、ロジック回路とメモリチップとの間でデータをパラレルに伝送させることができるメモリシステム及びメモリチップに関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
現在、高性能コンピューティング又は人工知能（ＡＩ）システム向けのメモリシステムは、通常、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップとロジック回路とを含んでいる。ＤＲＡＭチップの積層構造に起因して、ＤＲＡＭチップのスケーリングは、ロジック回路のスケーリングに追従することができない。従って、メモリウォール効果が発生し、ロジック回路とＤＲＡＭチップとの間でのデータ転送速度が低下することをもたらす。メモリウォール効果を克服するために、従来技術は、通常、１）ＤＲＡＭチップとロジック回路との間でデータを伝送するために、より速いデータレート（例えば、ＤＤＲ３からＤＤＲ４又はＤＤＲ５へ）を利用するか、２）ＤＲＡＭチップとロジック回路との間でデータを伝送するために、ロジック回路のワイドデータバス及びＤＲＡＭチップのワイドデータバス（例えば、ＨＢＭ）を利用するかしている。しかしながら、より速いデータレートは欠点（例えば、より高価なテスタ、及びより少ないノイズマージンなど）を有し、ロジック回路のワイドデータバス及びＤＲＡＭチップのワイドデータバスも欠点（例えば、より高い電力、より大きいダイ面積、及び高価なシリコン貫通ビア（“ＴＳＶ”）プロセスなど）を有する。また、上述のＤＲＡＭのより速いデータレートであろうと、ＤＲＡＭのより広いデータバスであろうと、いずれも、クロックレイテンシ及び電力消費を増加させるシリアル・ツー・パラレル（serial-to-parallel）回路及びパラレル・ツー・シリアル（parallel-to-serial）回路を必要とする。
【０００３】
図１を参照されたい。図１は、従来技術に従ったメモリシステム１０を示す図である。図１に示すように、メモリシステム１０は、メモリ２０及びロジック回路３０を含み、メモリ２０はダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。図１に示すように、メモリ２０は、セルアレイ２１、パラレル・ツー・シリアル回路２２、シリアル・ツー・パラレル回路２３を含み、ロジック回路３０は、物理層（ＰＨＹ）３１及びコントローラ３２を含み、物理層３１は、シリアル・ツー・パラレル回路３１２及びパラレル・ツー・シリアル回路３１４を含む。また、当然ながら、ロジック回路３０は更に、他の機能回路（図１には示していない）を含み、それら他の機能回路は、中央処理ユニット（ＣＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、周辺インタフェースなどを含むことができる。図１に示すように、ロジック回路３０がメモリ２０にデータを書き込むとき、パラレル・ツー・シリアル回路３１４が、コントローラ３２からデータ（例えば、Ｎビットデータ）をパラレルに受信し、ＮビットデータをＱビットデータのグループに変換し（ＱはＮより小さい）、Ｑビットデータのグループをシリアル・ツー・パラレル回路２３に送信することができ、シリアル・ツー・パラレル回路２３が、パラレル・ツー・シリアル回路３１４からＱビットデータのグループを受信し、ＱビットデータのグループをＮビットデータに変換し、Ｎビットデータをセルアレイ２１にパラレルに送信することができる。また、ロジック回路３０がメモリ２０からデータを読み出すとき、パラレル・ツー・シリアル回路２２が、セルアレイ２１からデータ（例えば、Ｎビットデータ）をパラレルに受信し、ＮビットデータをＱビットデータのグループに変換し、Ｑビットデータのグループをシリアル・ツー・パラレル回路３１２に送信することができ、シリアル・ツー・パラレル回路３１２が、パラレル・ツー・シリアル回路２２からＱビットデータのグループを受信し、ＱビットデータのグループをＮビットデータに変換し、Ｎビットデータをコントローラ３２にパラレルに送信することができる。
【０００４】
図２Ａ、図２Ｂを参照されたい。図２Ａ、図２Ｂは、ロジック回路３０がメモリ２０にデータを書き込むことに対応するタイミング図を示す図である。図２Ａに示すように、ロジック回路３０が８ビットデータＤ０－Ｄ７をメモリ２０に書き込むことを例にとると、ロジック回路３０が８ビットデータＤ０－Ｄ７をメモリ２０に書き込むとき、パラレル・ツー・シリアル回路３１４のレジスタ（図１には示していない）は、３つの信号ｃｌｋ１、ｃｌｋ２、ｃｌｋ３を用いて、パラレル８ビットデータＤ０－Ｄ７をシリアル・ツー・パラレル回路２３にシリアルに送信し得る。例えば、ｃｌｋ１＝１、ｃｌｋ２＝１、ｃｌｋ３＝１であるとき、パラレル・ツー・シリアル回路３１４はデータＤ０をシリアル・ツー・パラレル回路２３に送信し、ｃｌｋ１＝１、ｃｌｋ２＝１、ｃｌｋ３＝０であるとき、パラレル・ツー・シリアル回路３１４はデータＤ１をシリアル・ツー・パラレル回路２３に送信し、等々である。従って、パラレル・ツー・シリアル回路３１４は、時点Ｔ０においてデータＤ０の送信を開始し、最後に時点Ｔ４においてデータＤ７を送信する。
【０００５】
図２Ｂに示すように、同様に、シリアル・ツー・パラレル回路２３のレジスタ（図１には示していない）も、同様のクロック信号ｃｌｋ１、ｃｌｋ２、ｃｌｋ３を用いて、パラレル・ツー・シリアル回路３１４からの８ビットデータＤ０－Ｄ７をシリアルに処理し得る。図２Ｂに示すように、ｃｌｋ１＝１、ｃｌｋ２＝１、ｃｌｋ３＝１であるとき、シリアル・ツー・パラレル回路２３はデータＤ０をパラレル・ツー・シリアル回路３１４から受信し、ｃｌｋ１＝１、ｃｌｋ２＝１、ｃｌｋ３＝０であるとき、シリアル・ツー・パラレル回路２３はデータＤ１をパラレル・ツー・シリアル回路３１４から受信し、等々である。従って、シリアル・ツー・パラレル回路２３は、時点Ｔ０においてデータＤ０の受信を開始し、最後に時点Ｔ４においてデータＤ７を受信し、時点Ｔ０と時点Ｔ４との間にクロックｃｌｋ３の４クロックレイテンシが存在する。すなわち、シリアル・ツー・パラレル回路２３は、４クロックレイテンシだけ待った後にのみ、８ビットデータＤ０－Ｄ７をパラレルにセルアレイ２１に送信し始める。
【０００６】
従来技術は、メモリシステム１０を最適化することによって４クロックレイテンシを短縮する（例えば、３．５クロックレイテンシ）ことができるが、シリアル・ツー・パラレル回路２３によって実行される上述のシリアル・ツー・パラレル変換プロセス、及びパラレル・ツー・シリアル回路３１４によって実行される上述のパラレル・ツー・シリアル変換プロセスは、余分な電力、伝送レイテンシ、及びダイ面積を費やし、メモリシステム１０の低効率をもたらすことになる。従って、電力、伝送レイテンシ、及びダイ面積のコストをどのように低減させるかが、メモリシステムの設計者にとって重要な問題になる。
【発明の概要】
【０００７】
本発明の実施形態は、ＤＲＡＭチップ、ＳＲＡＭチップ、又は他のタイプのメモリチップとし得るメモリチップを提供する。当該メモリチップは、メモリバンク、Ｉ／Ｏデータバス、及び第１の複数のセンスアンプを含む。第１の複数のセンスアンプは、メモリバンクとＩ／Ｏデータバスとの間にあり、第１の複数のデータをパラレルにＩ／Ｏデータバスに出力するように構成される。当該メモリチップには、パラレル・ツー・シリアル回路もシリアル・ツー・パラレル回路も存在しない。
【０００８】
本発明の一態様によれば、当該メモリチップは、当該メモリチップがリフレッシュ動作を実行しないかどうかを選択的に通知するためにハンドシェイク信号を送出する。
【０００９】
本発明の一態様によれば、当該メモリチップは更に、追加の出力ピンを含み、ハンドシェイク信号は、追加の出力ピンを介してメモリコントローラに送信され、メモリコントローラは、当該メモリチップとは物理的に別個である。
【００１０】
本発明の一態様によれば、当該メモリチップは更に、リフレッシュカウンタを含み、ハンドシェイク信号は、リフレッシュカウンタによってカウントされるクロックの数に従って選択的にアクティブにされる。
（【００１１】以降は省略されています）

関連特許