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公開番号2025122840
公報種別公開特許公報(A)
公開日2025-08-22
出願番号2024018536
出願日2024-02-09
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類G11C 11/16 20060101AFI20250815BHJP(情報記憶)
要約【課題】高速動作と安定動作の両立を図ることが可能な記憶装置を備えた半導体装置を提供する。
【解決手段】半導体装置は、抵抗変化型メモリセルアレイ1100_1と、抵抗変化型メモリセルアレイ1100_1と電気的に接続されたセンスアンプSAと、センスアンプSAと電気的に接続されたクランプ電圧生成回路CLPGと、を備える。センスアンプSAは、センスノードにおける電圧を増幅する増幅部SAPと、互いにゲート端子が電気的に接続されたNMOSトランジスタN1、N2を有する第1クランプ回路と、互いにゲート端子が電気的に接続されたNMOSトランジスタN3、N4を有する第2クランプ回路と、抵抗変化型メモリセルアレイ1100_1と電気的に接続されたNMOSトランジスタN5と、参照抵抗Rrefと、参照抵抗Rrefと電気的に接続されたNMOSトランジスタN6と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
抵抗変化型メモリセルアレイと、
前記抵抗変化型メモリセルアレイと電気的に接続されたセンスアンプと、
前記センスアンプと電気的に接続されたクランプ電圧生成回路と、
を備え、
前記センスアンプは、
センスノードにおける電圧を増幅する増幅部と、
互いにゲート端子が電気的に接続された第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを有する第１クランプ回路と、
互いにゲート端子が電気的に接続された第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを有する第２クランプ回路と、
前記抵抗変化型メモリセルアレイと電気的に接続された第５ＮＭＯＳトランジスタと、
参照抵抗と、
前記参照抵抗と電気的に接続された第６ＮＭＯＳトランジスタと、
を備え、
前記第３ＮＭＯＳトランジスタのドレイン端子は、前記センスノードを構成する第１ノードを介して、前記増幅部に電気的に接続され、
前記第４ＮＭＯＳトランジスタのドレイン端子は、前記センスノードを構成する第２ノードを介して、前記増幅部に電気的に接続され、
前記第３ＮＭＯＳトランジスタのソース端子は、第３ノードを介して、前記第１ＮＭＯＳトランジスタのドレイン端子に電気的に接続され、
前記第４ＮＭＯＳトランジスタのソース端子は、第４ノードを介して、前記第２ＮＭＯＳトランジスタのドレイン端子に電気的に接続され、
前記第１ＮＭＯＳトランジスタのソース端子は、第５ノードを介して、前記第５ＮＭＯＳトランジスタのドレイン端子に電気的に接続され、
前記第２ＮＭＯＳトランジスタのソース端子は、第６ノードを介して、前記第６ＮＭＯＳトランジスタのドレイン端子に電気的に接続され、
前記第５ＮＭＯＳトランジスタのソース端子は、前記抵抗変化型メモリセルアレイと電気的に接続され、
前記第６ＮＭＯＳトランジスタのソース端子は、前記参照抵抗と電気的に接続され、
前記クランプ電圧生成回路は、前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのゲート端子に第１クランプ電圧を供給し、前記第３ＮＭＯＳトランジスタおよび前記第４ＮＭＯＳトランジスタのゲート端子に第２クランプ電圧を供給し、
前記第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタの相互コンダクタンスは、前記第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタの相互コンダクタンスよりも低い、
半導体装置。
続きを表示（約 3,200 文字）【請求項２】
請求項１に記載の半導体装置において、
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのチャネル長は、前記第３ＮＭＯＳトランジスタおよび前記第４ＮＭＯＳトランジスタのチャンネル長よりも短く、および／または、前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのチャネル幅は、前記第３ＮＭＯＳトランジスタおよび前記第４ＮＭＯＳトランジスタのチャンネル幅より長い、
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記センスアンプは、前記第３ノードおよび前記第４ノードに電気的に接続された電流補正回路を備え、
前記電流補正回路は、前記クランプ電圧生成回路から入力される補正電流バイアス信号に基づいた補正電流を、前記第３ノードおよび／または前記第４ノードに印加する、
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体装置は、
前記第５ノードおよび前記第６ノードに供給する初期化電位を生成するＶＢＬ初期化回路を、さらに備え、
前記センスアンプは、
前記第５ノードに電気的に接続されたドレイン端子と、前記ＶＢＬ初期化回路に電気的に接続されたソース端子とを有する第７ＮＭＯＳトランジスタと、
前記第６ノードに電気的に接続されたドレイン端子と、前記ＶＢＬ初期化回路に電気的に接続されたソース端子とを有する第８ＮＭＯＳトランジスタと、
をさらに備え、
スタンバイ時に、前記第７ＮＭＯＳトランジスタおよび前記第８ＮＭＯＳトランジスタがオン状態とされ、前記第５ＮＭＯＳトランジスタおよび前記第６ＮＭＯＳトランジスタがオフ状態とされる、
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記センスアンプは、
第１ＰＭＯＳトランジスタと、
第２ＰＭＯＳトランジスタと、
ノイズキャンセル回路と、
をさらに備え、
前記ノイズキャンセル回路は、
第１１ＮＭＯＳトランジスタと、
第１２ＮＭＯＳトランジスタと、
第１３ＮＭＯＳトランジスタと、
第１４ＮＭＯＳトランジスタと、
第１５ＮＭＯＳトランジスタと、
を備え、
前記第１１ＮＭＯＳトランジスタのゲート端子は、前記クランプ電圧生成回路と電気的に接続されていることにより、前記第１クランプ電圧が供給され、
前記第１２ＮＭＯＳトランジスタのゲート端子は、前記クランプ電圧生成回路に電気的に接続されていることにより、前記第２クランプ電圧が供給され、
前記第１１ＮＭＯＳトランジスタのドレイン端子は、前記第１２ＮＭＯＳトランジスタのソース端子と電気的に接続され、
前記第１１ＮＭＯＳトランジスタのソース端子は、前記第１３ＮＭＯＳトランジスタのドレイン端子および前記第１４ＮＭＯＳトランジスタのドレイン端子に電気的に接続され、
前記第１４ＮＭＯＳトランジスタのソース端子は前記ＶＢＬ初期化回路と電気的に接続され、
前記第１ＰＭＯＳトランジスタは、前記第１ノードと電気的に接続され、
前記第２ＰＭＯＳトランジスタは、前記第２ノードと電気的に接続され
前記第１５ＮＭＯＳトランジスタは、前記第１２ＮＭＯＳトランジスタのドレイン端子と電気的に接続され、
前記スタンバイ時に、前記第１３ＮＭＯＳトランジスタおよび前記第１５ＮＭＯＳトランジスタはオン状態とされ、前記第１４ＮＭＯＳトランジスタはオフ状態とされる、
半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記参照抵抗は、
第１調整部と、
前記第１調整部と直列接続された第２調整部と、
を備え、
前記第１調整部は、第１抵抗素子と短絡スイッチとして機能する第１トランジスタとが並列接続され、
前記第２調整部は、第２抵抗素子と短絡スイッチとして機能する第２トランジスタとが直列接続された調整ユニットが第３抵抗素子と並列接続されている、
半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記抵抗変化型メモリセルアレイは、磁気抵抗メモリセルアレイである、
半導体装置。
【請求項８】
複数の抵抗変化型メモリセルが配置されたメモリセルアレイと、
前記メモリセルアレイに接続されたセンスアンプと、
読み出し動作時に、前記複数の抵抗変化型メモリセルから選択された抵抗変化型メモリセルに印加される電圧をクランプするクランプ電圧を生成するクランプ電圧生成回路と、
を備え、
前記センスアンプは、
1対のセンスノードにおける電位差を増幅する増幅部と、
前記読み出し動作時よりも前のスタンバイ時に、前記１対のセンスノードに、所定の電圧を供給するプリチャージ回路と、
参照抵抗と、
前記１対のセンスノードのうちの一方のセンスノードと前記選択された抵抗変化型メモリセルとの間に、ソース・ドレイン経路が直列的に接続された第１ＭＯＳトランジスタと第２ＭＯＳトランジスタと、
前記1対のセンスノードのうちの他方のセンスノードと前記参照抵抗との間に、ソース・ドレイン経路が直列的に接続された第３ＭＯＳトランジスタと第４ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタ、前記第２ＭＯＳトランジスタ、前記第３ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタのゲート端子には、前記クランプ電圧が印加され、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタのうち、前記一方のセンスノードに接続された前記第１ＭＯＳトランジスタのサイズは、前記第２ＭＯＳトランジスタのサイズよりも小さく、
前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタのうち、前記他方のセンスノードに接続された前記第３ＭＯＳトランジスタのサイズは、前記第４ＭＯＳトランジスタのサイズよりも小さい、
半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記センスアンプは、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとを接続するノードと、前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタとを接続するノードとに、補正用電流を供給する電流補正回路を備える、
半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記クランプ電圧生成回路は、前記クランプ電圧として、第１クランプ電圧と、前記第１クランプ電圧とは異なる第２クランプ電圧を生成し、
前記第１ＭＯＳトランジスタのゲート端子と前記第３ＭＯＳトランジスタのゲート端子は、前記第１クランプ電圧が印加される第１配線に接続され、
前記第２ＭＯＳトランジスタのゲート端子と前記第４ＭＯＳトランジスタのゲート端子は、前記第２クランプ電圧が印加される第２配線に接続され、
前記半導体装置は、前記プリチャージ回路が供給する前記所定の電圧よりも低い値の初期化電圧を生成する初期化回路を備え、
前記センスアンプは、前記スタンバイ時に、前記初期化回路により生成された前記初期化電圧を、前記第３ＭＯＳトランジスタおよび前記第４ＭＯＳトランジスタに供給する選択回路を備える、
半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば抵抗変化型メモリセルを有する記憶装置を備えた半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
抵抗変化型メモリセルは、記憶する情報に応じて抵抗値が変化する記憶素子を示しており、このような抵抗変化型メモリセル（以下、単にメモリセルとも称する）を有する記憶装置として、例えば磁気抵抗メモリ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、以下ＭＲＡＭとも称する）がある。ＭＲＡＭに係る技術が、例えば非特許文献１に示されている。
【先行技術文献】
【非特許文献】
【０００３】
“ＡＲｅｆｌｏｗ－ｃａｐａｂｌｅ，Ｅｍｂｅｄｄｅｄ８ＭｂＳＴＴ－ＭＲＡＭＭａｃｒｏｗｉｔｈ９ｎＳＲｅａｄＡｃｃｅｓｓＴｉｍｅｉｎ１６ｎｍＦｉｎＦＥＴＬｏｇｉｃＣＭＯＳＰｒｏｃｅｓｓ”，ＴＳＭＣ，ＩＥＤＭ２０２０
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者らは、非特許文献１に示されているＭＲＡＭに係る技術を検討した。本発明者らによる検討は、後で比較例において説明するので、ここでは省略するが、非特許文献１に示されている技術では、高速動作と高温での安定動作とを両立させることが困難であると言う課題があることが判明した。
【課題を解決するための手段】
【０００５】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。なお、以下の説明では、電界効果トランジスタはＭＯＳトランジスタと称し、Ｎチャンネル型ＭＯＳトランジスタはＮＭＯＳトランジスタと称し、Ｐチャンネル型ＭＯＳトランジスタはＰＭＯＳトランジスタとも称する。
【０００６】
一実施の形態に係る半導体装置は、抵抗変化型メモリセルアレイと、抵抗変化型メモリセルアレイと電気的に接続されたセンスアンプと、センスアンプと電気的に接続されたクランプ電圧生成回路とを備える。
【０００７】
前記の半導体装置において、センスアンプは、センスノードにおける電圧を増幅する増幅部と、互いにゲート端子が電気的に接続された第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを有する第１クランプ回路と、互いにゲート端子が電気的に接続された第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを有する第２クランプ回路と、抵抗変化型メモリセルアレイと電気的に接続された第５ＮＭＯＳトランジスタと、参照抵抗と、参照抵抗と電気的に接続された第６ＮＭＯＳトランジスタとを備える。
【０００８】
ここで、第３ＮＭＯＳトランジスタのドレイン端子は、センスノードを構成する第１ノードを介して、増幅部に電気的に接続され、第４ＮＭＯＳトランジスタのドレイン端子は、センスノードを構成する第２ノードを介して、増幅部に電気的に接続され、第３ＮＭＯＳトランジスタのソース端子は、第３ノードを介して、第１ＮＭＯＳトランジスタのドレイン端子に電気的に接続され、第４ＮＭＯＳトランジスタのソース端子は、第４ノードを介して、第２ＮＭＯＳトランジスタのドレイン端子に電気的に接続され、第１ＮＭＯＳトランジスタのソース端子は、第５ノードを介して、第５ＮＭＯＳトランジスタのドレイン端子に電気的に接続され、第２ＮＭＯＳトランジスタのソース端子は、第６ノードを介して、第６ＮＭＯＳトランジスタのドレイン端子に電気的に接続され、第５ＮＭＯＳトランジスタのソース端子は、抵抗変化型メモリセルアレイと電気的に接続され、第６ＮＭＯＳトランジスタのソース端子は、参照抵抗と電気的に接続され、クランプ電圧生成回路は、第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタのゲート端子に第１クランプ電圧を供給し、第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタのゲート端子に第２クランプ電圧を供給し、第３ＮＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタの相互コンダクタンスは、第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタの相互コンダクタンスよりも低い。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【発明の効果】
【００１０】
一実施の形態によれば、高速動作と安定動作の両立を図ることが可能な記憶装置を備えた半導体装置を提供することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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