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公開番号2025133983
公報種別公開特許公報(A)
公開日2025-09-11
出願番号2025119033,2023547961
出願日2025-07-15,2021-09-14
発明の名称半導体記憶装置
出願人株式会社ソシオネクスト
代理人弁理士法人前田特許事務所
主分類G11C 11/419 20060101AFI20250904BHJP(情報記憶)
要約【課題】回路面積の増大を抑制する。
【解決手段】半導体記憶装置(1)は、複数のメモリセル(MC)がビット線対(BLT)に接続されるメモリセルアレイ(3)を含む。そして、メモリセル(MC)のデータ読出し時には、レプリカワード線信号に応じてレプリカビット線(TRKBL)にレプリカビット線信号が出力され、レプリカビット線信号に応じてセンスアンプ起動信号(SAE)が変化することによりセンスアンプ回路(21)が駆動される。また、メモリセル(MC)へのデータ書込み時には、負電位生成回路(25)から出力される負電位ブースト信号(BOOSTX)によって書込み対象のビット線対の低電位側を負電位にする。
【選択図】図1B
特許請求の範囲【請求項１】
半導体記憶装置であって、
複数のメモリセルを含み、前記複数のメモリセルがそれぞれ対応するビット線対に接続されるメモリセルアレイと、
複数のレプリカメモリセルを含み、前記複数のレプリカメモリセルがレプリカワード線信号に応じて共通のレプリカビット線にレプリカビット線信号を出力するレプリカビット線回路と、
前記レプリカビット線信号に基づいて生成されたセンスアンプ起動信号に応じて前記ビット線対の信号を増幅するセンスアンプ回路と、
書込み対象の前記メモリセルに接続されたビット線対の一方のビット線を低電位にする機能を持ち、負電位ブースト信号に応じて当該低電位側のビット線を負電位にする書込み回路と、
前記負電位ブースト信号を生成する回路であって、当該負電位ブースト信号の信号生成経路に前記レプリカビット線及び前記レプリカビット線に接続されるバッファ回路を含む負電位ブースト信号生成回路とを備え、
前記メモリセルのデータ読出し時には、前記レプリカワード線信号に応じて前記レプリカビット線に前記レプリカビット線信号が出力され、当該レプリカビット線信号に応じて前記センスアンプ起動信号が変化することによりセンスアンプ回路が駆動され、
前記メモリセルへのデータ書込み時には、前記負電位ブースト信号生成回路から出力される前記負電位ブースト信号によって書込み対象のビット線対の低電位側を負電位にする、
ことを特徴とする半導体記憶装置。
続きを表示（約 850 文字）【請求項２】
請求項１に記載の半導体記憶装置において、
前記レプリカビット線は、前記ビット線対と並行するように延び、かつ、前記複数のレプリカメモリセルに接続される第１のレプリカビット線と、第１のレプリカビット線から分岐されかつ前記第１のレプリカビット線と並行するように延びる第２のレプリカビット線とを含み、
前記第１のレプリカビット線を介して前記センスアンプ回路に前記レプリカビット線信号が供給され、
前記負電位ブースト信号の信号生成経路には、前記第１のレプリカビット線及び前記第２のレプリカビット線が配置される、
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記第２のレプリカビット線は、前記負電位ブースト信号生成回路から見て最遠端にある前記レプリカメモリセルと前記第１のレプリカビット線との接続位置で分岐され、かつ、前記最遠端にある前記レプリカメモリセルよりも遠い位置で折り返されている、
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
前記メモリセルアレイは、共通の前記ビット線対に接続された複数の前記メモリセル同士をユニットとする複数のカラムで構成され、
前記複数のカラムの中からデータの読出し対象または前記データの書き込み対象となるカラムを選択するカラムセレクタを備える、
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
前記バッファ回路は、
前記レプリカビット線に接続され、前記メモリセルへのデータ書込み時に制御信号を出力するライトドライバのレプリカ回路と、
前記レプリカビット線に接続され、前記制御信号を入力して前記制御信号の遅延信号を出力する遅延バッファとを含む、
ことを特徴とする半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体記憶装置に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
半導体記憶装置の高速化にともない、その動作に必要な各種の動作信号を適切なタイミングで生成することが困難になっている。
【０００３】
特許文献１には、半導体記憶装置において、レプリカ回路を用いて、センスアンプ回路の起動信号を生成する半導体記憶装置が開示されている。上記のレプリカ回路は、メモリアレイに含まれるメモリセルと類似した構造のレプリカメモリセルを含む。
【０００４】
特許文献２には、半導体記憶装置において、ライトアシスト技術としてネガティブビット線技術を使用することが示されている。このものでは、ビット線を負電位に引き下げるタイミング信号を生成する回路にダミービット線を負荷として接続している。
【先行技術文献】
【特許文献】
【０００５】
特開２００６－１２２４０号公報
米国特許第８３２５５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のセンスアンプ回路用の起動信号を生成する回路は、メモリセルのデータ読出し時のみに使用され、メモリセルへのデータ書き込み時には使用されていない（例えば、特許文献１参照）。したがって、別途データ書き込み時用の回路が必要となる。
【０００７】
また、従来のライトアシスト技術は、メモリセルへのデータ書き込み時のみに使用され、メモリセルのデータ読出し時には使用されていない（例えば、特許文献２参照）。したがって、別途データ読出し時用の回路が必要となる。
【０００８】
すなわち、従来技術では、メモリセルのデータ読出し時とデータ書き込み時との両方に対応しようとした場合、それぞれに対応した回路を搭載する必要があり、回路面積が増大するという問題がある。
【０００９】
本開示は、上記の課題を解決するためになされたものであり、データの読出しおよび書込みのそれぞれに対応する回路を用意することによる面積オーバーヘッドをなくすことを目的とする。
【課題を解決するための手段】
【００１０】
本開示の一態様では、半導体記憶装置は、複数のメモリセルを含み、前記複数のメモリセルがそれぞれ対応するビット線対に接続されるメモリセルアレイと、複数のレプリカメモリセルを含み、前記複数のレプリカメモリセルがレプリカワード線信号に応じて共通のレプリカビット線にレプリカビット線信号を出力するレプリカビット線回路と、前記レプリカビット線信号に基づいて生成されたセンスアンプ起動信号に応じて前記ビット線対の信号を増幅するセンスアンプ回路と、書込み対象の前記メモリセルに接続されたビット線対の一方のビット線を低電位にする機能を持ち、負電位ブースト信号に応じて当該低電位側のビット線を負電位にする書込み回路と、前記負電位ブースト信号を生成する回路であって、当該負電位ブースト信号の信号生成経路に前記レプリカビット線を含む負電位ブースト信号生成回路とを備え、前記メモリセルのデータ読出し時には、前記レプリカワード線信号に応じて前記レプリカビット線に前記レプリカビット線信号が出力され、当該レプリカビット線信号に応じて前記センスアンプ起動信号が変化することによりセンスアンプ回路が駆動され、前記メモリセルへのデータ書込み時には、前記負電位ブースト信号生成回路から出力される前記負電位ブースト信号によって書込み対象のビット線対の低電位側を負電位にする、という構成にした。
（【００１１】以降は省略されています）

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