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公開番号2025068268
公報種別公開特許公報(A)
公開日2025-04-28
出願番号2023178049
出願日2023-10-16
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人サクラ国際特許事務所
主分類G11C 16/34 20060101AFI20250421BHJP(情報記憶)
要約【課題】非選択サブブロックの誤書込みの蓄積抑制とSSI発生の抑制を両立する。
【解決手段】
複数のビット線、ソース線、複数のビット線とソース線とを接続する複数のNANDストリング、複数のビット線、複数NANDストリング及びソース線を直列電流経路として互いに共有する第1及び第2のサブブロック、第1のサブブロックに含まれる第1のワード線群、第2のサブブロックに含まれる第2のワード線群、及び第1のサブブロック及び第2のサブブロックの間に位置するダミーワード線を備えるメモリセルアレイと、第1のワード線群、第2のワード線群及び前記ダミーワード線に所定の電圧を印加可能な制御回路とを具備する半導体記憶装置において、第1のワード線群に属する特定のワード線を選択して書き込み動作を実行する場合に、ダミーワード線に対して第1のワード線群に属し非選択のワード線及び第2のワード線群に印加する電圧よりも高い電圧を印加する。
【選択図】図3
特許請求の範囲【請求項１】
複数のビット線と、
ソース線と、
直列接続された複数のメモリセルトランジスタをそれぞれ有し前記複数のビット線と前記ソース線とを接続する複数のＮＡＮＤストリングと、
前記複数のビット線、前記複数ＮＡＮＤストリング及び前記ソース線を直列電流経路として互いに共有する第１のサブブロック及び前記第１のサブブロックと異なる第２のサブブロックと、
前記第１のサブブロックに含まれる第１のワード線群と、
前記第２のサブブロックに含まれる第２のワード線群と、
前記第１のサブブロック及び前記第２のサブブロックの間に位置するダミーワード線と、を備えるメモリセルアレイと、
前記第１のワード線群、前記第２のワード線群及び前記ダミーワード線に所定の電圧を印加可能な制御回路と、
を具備する半導体記憶装置であって、
前記制御回路は、前記第１のワード線群に属する特定のワード線を選択して書き込み動作を実行する場合に、前記ダミーワード線に対して、前記第１のワード線群に属し非選択のワード線及び前記第２のワード線群に印加する電圧よりも高い電圧を印加する、
半導体記憶装置。
続きを表示（約 430 文字）【請求項２】
前記第１のワード線群は、前記第２のワード線群に隣接するワード線群であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記第１のワード線群に属する特定のワード線を選択して書き込み動作を実行する場合に、前記第２のワード線群に対して、前記第１のワード線群に属し非選択のワード線に印加する電圧よりも低い電圧を印加することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記第１のサブブロックについて消去動作を実行するとき、前記ダミーワード線について消去動作する請求項１記載の半導体記憶装置。
【請求項５】
前記制御回路は、所定のタイミングで前記ダミーワード線の読出し処理を実行し、前記ダミーワード線の読出し結果に基づいて、前記第１のサブブロックについて消去動作を実行するときに前記ダミーワード線について消去動作する請求項４記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
３Ｄ－ＮＡＮＤなどの半導体記憶装置において、メモリセルトランジスタのゲートをなすワード線（群）の層の数（レイヤ数）が増加している。それに伴って、半導体記憶装置のブロックサイズが増大している。これは、半導体記憶装置を利用するユーザへの負荷（例えば、消費電力、システムブロック比率など）が増大することを意味する。
【０００３】
そこで、単一のブロックを分割して独立に取り扱うサブブロックモード（ＳｕｂＢｌｏｃｋＭｏｄｅ：ＳＢＭ）の需要が高まっている。サブブロックモードでは、プログラムを実行するワード線が属するサブブロックを「選択サブブロック（ＳＢ＿ｓｅｌ）」、プログラムを実行するワード線が属さないサブブロックを「非選択サブブロック（ＳＢ＿ｕｓｅｌ）」のように称する。選択サブブロックと非選択サブブロックとは独立して管理することができる。
【０００４】
サブブロックモードにおいて、選択サブブロック内のワード線に対してプログラムを実行する場合、同一物理ブロックに所属し非選択サブブロックに属するワード線に印加される電圧Ｖ
ＰＡＳＳ＿ｕｓｅｌ
に起因する誤書き込み（Ｄｉｓｔｕｒｂ）が発生することが知られている。すなわち、非選択サブブロックのデータを保持したまま選択サブブロックへの消去と書き込みを繰り返すと、非選択サブブロックに対する電圧Ｖ
ＰＡＳＳ＿ｕｓｅｌ
に起因する誤書込みが蓄積（電荷が蓄積）してしまう。
【先行技術文献】
【特許文献】
【０００５】
特開２０１２－２５２７７５公報
特許第５９５１２５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非選択サブブロックに属するワード線に対して、選択サブブロックに属しプログラムに係るワード線以外のワード線に印加する電圧よりも低い電圧を印加すると、非選択サブブロックに対する誤書込みを抑えることが可能である。一方で、選択サブブロックに属しプログラムに係るワード線に印加する電圧と、非選択サブブロックに属するワード線に印加する電圧との電位差が大きいと、非選択ブロックから選択ブロックに電子が移動する現象（ＳｏｕｒｃｅＳｉｄｅＩｎｊｅｃｔｉｏｎ：ＳＳＩ）が発生してしまう。
【０００７】
このように、従来の半導体記憶装置では、サブブロックモードにおいて、非選択サブブロックのデータを保持したまま選択サブブロックへのプログラムを繰り返すと、非選択サブブロックに対する誤書込みが蓄積するという問題がある。さらに、この問題を非選択サブブロックに属するワード線に印加する電圧を制御することで解決すると、ＳＳＩが発生するという問題がある。本発明の実施形態は、サブブロックモードにおける非選択サブブロックに対する誤書込みの蓄積を抑えつつＳＳＩの発生をも抑えることのできる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の実施形態は、複数のビット線と、ソース線と、直列接続された複数のメモリセルトランジスタをそれぞれ有し複数のビット線とソース線とを接続する複数のＮＡＮＤストリングと、複数のビット線、複数ＮＡＮＤストリング及びソース線を直列電流経路として互いに共有する第１のサブブロック及び第１のサブブロックと異なる第２のサブブロックと、第１のサブブロックに含まれる第１のワード線群と、第２のサブブロックに含まれる第２のワード線群と、及び、第１のサブブロック及び第２のサブブロックの間に位置するダミーワード線と、を備えるメモリセルアレイと、第１のワード線群、第２のワード線群及びダミーワード線に所定の電圧を印加可能な制御回路と、を具備する半導体記憶装置である。制御回路は、第１のワード線群に属する特定のワード線を選択して書き込み動作を実行する場合に、ダミーワード線に対して、第１のワード線群に属し非選択のワード線及び第２のワード線群に印加する電圧よりも高い電圧を印加する。
【図面の簡単な説明】
【０００９】
本発明の第１実施形態に係る半導体記憶装置のハードウェア構成を示すブロック図である。
本発明の第１実施形態に係るメモリセルアレイにおけるブロックの構成を示す回路図である。
本発明の第１実施形態に係る半導体記憶装置の動作例を示すフローチャートである。
本発明の第１実施形態に係る半導体記憶装置における書き込み時のゲート電位のレベルの例を示す図である。
半導体記憶装置における非選択サブブロックに対する誤書込みの様子を説明するビットカウント数の例を示す図である。
本発明の第１実施形態に係る半導体記憶装置における非選択サブブロックに対する誤書込みを抑制する様子を説明する書き込み時のゲート電位のレベルの例を示す図である。
本発明の第１実施形態に係る半導体記憶装置における非選択サブブロックに対する誤書込みを抑制する様子を説明するビットカウント数の例を示す図である。
本発明の第１実施形態に係る半導体記憶装置におけるＳＳＩを抑制する様子を説明する書き込み時のゲート電位のレベルの例を示す図である。
本発明の第１実施形態に係る半導体記憶装置におけるＳＳＩを抑制する様子を説明するビットカウント数の例を示す図である。
本発明の第２実施形態に係る半導体記憶装置の消去動作例を示すフローチャートである。
本発明の第２実施形態に係る半導体記憶装置の動作を説明するビットカウント数の例を示す図である。
本発明の第２実施形態に係る半導体記憶装置の動作を説明するビットカウント数の例を示す図である。
本発明の第２実施形態に係る半導体記憶装置における消去時のゲート電位のレベルの例を説明する図である。
本発明の第２実施形態に係る半導体記憶装置における消去時のビットカウント数の例を示す図である。
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、図面を参照して実施形態について詳細に説明する。以下の説明において、略同一の機能及び構成を有する構成要素については、同一の符号を付して示し、重複する説明は省略する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（【００１１】以降は省略されています）

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