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公開番号2025039058
公報種別公開特許公報(A)
公開日2025-03-21
出願番号2023145828
出願日2023-09-08
発明の名称半導体記憶装置
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類G11C 16/24 20060101AFI20250313BHJP(情報記憶)
要約【課題】データの書き込みに要する時間を低減させること。
【解決手段】選択ゲート及びメモリゲートを含むゲート電極と、ソースに接続されるソースラインと、ドレインに接続されるビットラインと、を有するメモリセルと、前記メモリセルでの書き込み時にソース側からドレイン側へ流れる電流を前記ビットラインから引き抜く引き抜き部と、前記引き抜き部よりも電流を通す能力が高く、前記ビットラインの電圧を低下させるディスチャージ部と、前記ディスチャージ部よりも電流を通す能力が高く、前記ビットラインに電圧を印加させるチャージ部と、前記メモリセルへの書き込みを開始させる際、前記ディスチャージ部により前記ビットラインの電圧を低下させるとともに、前記チャージ部により前記ビットラインに電圧を印加させる制御部と、を有する半導体記憶装置が提供される。
【選択図】図1
特許請求の範囲【請求項１】
選択ゲート及びメモリゲートを含むゲート電極と、ソースに接続されるソースラインと、ドレインに接続されるビットラインと、を有するメモリセルと、
前記メモリセルでの書き込み時にソース側からドレイン側へ流れる電流を前記ビットラインから引き抜く引き抜き部と、
前記引き抜き部よりも電流を通す能力が高く、前記ビットラインの電圧を低下させるディスチャージ部と、
前記ディスチャージ部よりも電流を通す能力が高く、前記ビットラインに電圧を印加させるチャージ部と、
前記メモリセルへの書き込みを開始させる際、前記ディスチャージ部により前記ビットラインの電圧を低下させるとともに、前記チャージ部により前記ビットラインに電圧を印加させる制御部と、
を有する半導体記憶装置。
続きを表示（約 640 文字）【請求項２】
前記制御部は、
前記メモリセルへの書き込みを開始させる際よりも前に前記ビットラインに電源電圧を印加しておき、
前記メモリセルへの書き込みを開始させる際、前記ビットラインへの前記電源電圧の印加を停止し、前記ディスチャージ部及び前記チャージ部により前記ビットラインの電圧を、前記選択ゲートに印可されている電圧から前記選択ゲートのゲート閾値電圧を減算した値に応じた値に設定する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記チャージ部は、前記選択ゲートと同じゲート閾値電圧を有し、前記選択ゲートが前記ビットラインへ印加する電圧と同じ電圧を前記ビットラインへ印加する、
請求項１に記載の半導体記憶装置。
【請求項４】
前記チャージ部は、前記選択ゲートと同様の機構を有し、サイズは前記選択ゲートよりも大きいＮＭＯＳトランジスタを有する、
請求項３に記載の半導体記憶装置。
【請求項５】
前記チャージ部は、前記メモリセルと同様の機構を有し、データの記録には用いられないダミーセルを複数有する、
請求項３に記載の半導体記憶装置。
【請求項６】
前記メモリセルは、蓄える電荷に複数の段階が設けられ、３つ以上の異なる状態を取ることにより１ビットを超える情報を記録できるＭＬＣ（Multi-Level Cell）である、
請求項１に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
従来、選択ゲートトランジスタとメモリゲートトランジスタとを有するスプリットゲート型メモリセルが知られている（例えば、特許文献１）。このようなメモリセルは、ゲート電極を選択ゲートとメモリゲートの２つに分けているため、ＳＧ－ＭＯＮＯＳ（ＳｐｌｉｔＧａｔｅ－ＭｅｔａｌＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅＳｉｌｉｃｏｎ）等とも称されている。なお、ＭＯＮＯＳとは、シリコン基板上に、酸化膜／窒化膜（トラップ膜）／酸化膜の３層が形成され、その上にゲート電極（メタル）を配置された構造である。ＳＧ－ＭＯＮＯＳは、例えば、マイコン等に搭載するフラッシュメモリ構造として利用されている。
【先行技術文献】
【特許文献】
【０００３】
特開２００８－２８８５０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術では、データの書き込みに要する時間に改善の余地がある。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態では、選択ゲート及びメモリゲートを含むゲート電極と、ソースに接続されるソースラインと、ドレインに接続されるビットラインと、を有するメモリセルと、前記メモリセルでの書き込み時にソース側からドレイン側へ流れる電流を前記ビットラインから引き抜く引き抜き部と、前記引き抜き部よりも電流を通す能力が高く、前記ビットラインの電圧を低下させるディスチャージ部と、前記ディスチャージ部よりも電流を通す能力が高く、前記ビットラインに電圧を印加させるチャージ部と、前記メモリセルへの書き込みを開始させる際、前記ディスチャージ部により前記ビットラインの電圧を低下させるとともに、前記チャージ部により前記ビットラインに電圧を印加させる制御部と、を有する半導体記憶装置が提供される。
【発明の効果】
【０００６】
前記一実施の形態によれば、データの書き込みに要する時間を低減できる。
【図面の簡単な説明】
【０００７】
図１は、実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
図２は、実施形態に係るメモリセルの構成の一例を示す図である。
図３は、実施形態に係るメモリセルの書き込み時の動作の一例を示す図である。
図４は、実施形態に係る半導体記憶装置のメモリセルへの書き込み動作の一例を示すフローチャートである。
図５は、実施形態に係る書き込みの際のビットライン上の電圧の一例を示す時系列チャートである。
図６は、実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【発明を実施するための形態】
【０００８】
本開示は、いくつかの例示的な実施形態を参照して説明される。これらの実施形態は、例示のみを目的として記載されており、本開示の範囲に関する制限を示唆することなく、当業者が本開示を理解および実施するのを助けることを理解されたい。本明細書で説明される開示は、以下で説明されるもの以外の様々な方法で実装される。
【０００９】
以下の説明および特許請求の範囲において、他に定義されない限り、本明細書で使用されるすべての技術用語および科学用語は、本開示が属する技術分野の当業者によって一般に理解されるのと同じ意味を有する。
【００１０】
以下、図面を参照して、本発明の実施形態を説明する。
＜構成＞
図１を参照し、本実施形態に係る半導体記憶装置１０の構成について説明する。図１は、本実施形態に係る半導体記憶装置１０の構成の一例を示す図である。半導体記憶装置１０は、メモリセル１１、制御部１２、スイッチ１３、バイアス部１４、引き抜き部１５、ディスチャージ部１６、及びチャージ部１７を有する。なお、図１は、本開示の説明に必要な各要素を示したものであり、本開示の説明に関連性が低いものの説明は適宜省略されている。そのため、図１で示されていない部分については、必要に応じて、公知の半導体記憶装置（半導体メモリ）で用いられているものを利用できる。
（【００１１】以降は省略されています）

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