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公開番号2025067828
公報種別公開特許公報(A)
公開日2025-04-24
出願番号2024169995
出願日2024-09-30
発明の名称パイプラッチを備えるメモリ装置
出願人エスケーハイニックス株式会社,SK hynix Inc.
代理人弁理士法人三枝国際特許事務所
主分類G11C 7/10 20060101AFI20250417BHJP(情報記憶)
要約【課題】複数のデータを入出力するためのパイプラッチを備えるメモリ装置を提供すること。
【解決手段】本技術は、複数のデータを受信する1つの第1のインバータラッチと、前記第1のインバータラッチから伝達される前記複数のデータを分散格納する並列連結された複数の第2のインバータラッチと、前記第1のインバータラッチ及び前記複数の第2のインバータラッチのそれぞれの間に連結されて、前記複数のデータが前記第1のインバータラッチから前記複数の第2のインバータラッチのうち1つに伝達されるように制御する複数の第1のスイッチと、前記複数の第2のインバータラッチに格納された前記複数のデータを出力するための複数の第2のスイッチとを備えるパイプライニングシステムを提供する。
【選択図】図4
特許請求の範囲【請求項１】
複数のデータを受信する１つの第１のインバータラッチと、
前記第１のインバータラッチから伝達される前記複数のデータを分散格納する並列連結された複数の第２のインバータラッチと、
前記第１のインバータラッチ及び前記複数の第２のインバータラッチのそれぞれの間に連結されて、前記複数のデータが前記第１のインバータラッチから前記複数の第２のインバータラッチのうち１つに伝達されるように制御する複数の第１のスイッチと、
前記複数の第２のインバータラッチに格納された前記複数のデータを出力するための複数の第２のスイッチと、
を備えるパイプライニングシステム。
続きを表示（約 1,000 文字）【請求項２】
前記複数の第１のスイッチのそれぞれは、パイプ入力信号と、前記パイプ入力信号の反転信号とに対応して動作するパスゲートを備える請求項１に記載のパイプライニングシステム。
【請求項３】
前記複数の第１のスイッチを制御する複数のパイプ入力信号は、クロック信号に対応して順次活性化される請求項１に記載のパイプライニングシステム。
【請求項４】
前記複数の第２のスイッチのそれぞれは、パイプ出力信号に対応して動作するトランジスタを備える請求項１に記載のパイプライニングシステム。
【請求項５】
クロック信号に対応して前記複数のデータが前記第１のインバータラッチに伝達されることを制御する３相インバータをさらに備える請求項１に記載のパイプライニングシステム。
【請求項６】
前記第１のインバータラッチ及び前記第２のインバータラッチのそれぞれは、同じ構造を有する請求項１に記載のパイプライニングシステム。
【請求項７】
前記第２のインバータラッチは、
互いに交差連結されたゲートを有する２個のトランジスタを含む４個のトランジスタと、
前記４個のトランジスタと連結されたプルダウンドライバと、
を備える請求項１に記載のパイプライニングシステム。
【請求項８】
前記プルダウンドライバは、ＮＭＯＳトランジスタである請求項７に記載のパイプライニングシステム。
【請求項９】
前記４個のトランジスタは、２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタとを備える請求項７に記載のパイプライニングシステム。
【請求項１０】
複数のメモリセルを備えるセルアレイにデータを入力あるいは出力するための第１の入出力回路と、
前記第１の入出力回路と連結されて、前記データをクロック信号に対応して並列処理するためのパイプラッチと、
前記パイプラッチと連結されて、複数のピンあるいはパッドを介して前記データを送受信するための第２の入出力回路と、
を備え、
前記パイプラッチは、前記データを受信する１つの第１のインバータラッチと前記データを出力する複数の第２のインバータラッチとを備えるメモリ装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリ装置に関し、具体的に、複数のデータを入出力するためのパイプラッチを備えるメモリ装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
メモリ装置は、一般に、コンピュータまたは他の電子装置において内部、半導体、集積回路、及び／又は外部移動式装置として提供される。揮発性メモリと不揮発性メモリとを含んで様々な種類のメモリがある。揮発性メモリは、データを維持するために電力を必要とすることができ、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などを含むことができる。不揮発性メモリは、電源が供給されないとき、格納されたデータを維持することができ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、ＰＣＲＡＭ（ＰｈａｓｅＣｈａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＲＲＡＭ（登録商標）（ＲｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＭＲＡＭ（ＭａｇｎｅｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などを含むことができる。メモリ装置に格納されたデータを連続的に出力するか、外部装置がメモリ装置にデータを連続的に入力する場合、連続的に入出力されたデータを一時格納し、伝達するために複数のパイプラッチ（ＰｉｐｅＬａｔｃｈ）が備えられ得る。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の一実施形態は、複数のデータを入出力するメモリ装置においてデータ伝達過程でエラーを減らすことができるパイプラッチを提供できる。
【０００４】
本発明の一実施形態は、パイプラッチを構成するトランジスタの個数を減らしてパイプラッチの面積を減らし、パイプラッチが消費する電力を減らすことができ、低電力あるいは高速動作環境に適したメモリ装置を提供できる。
【０００５】
本発明の一実施形態は、高性能プロセッサ、マルチメディア及びグラフィック装置または信号プロセッサの動作に並列性を高めてシステム処理量を高めるための非同期式パイプライニングシステムを構成する低電力かつ高集積パイプラッチを提供できる。
【０００６】
本発明においてなそうとする技術的課題は、以上で言及した技術的課題に制限されず、言及していないさらに他の技術的課題は、下記の記載から本発明の属する技術分野における通常の知識を有する者に明確に理解され得るであろう。
【課題を解決するための手段】
【０００７】
本発明の実施形態等は、複数のデータを入出力するためのメモリ装置、メモリ装置を含むメモリシステム、あるいはメモリシステムを含むデータ処理装置を提供できる。
【０００８】
本発明の一実施形態に係るパイプライニングシステムは、複数のデータを受信する１つの第１のインバータラッチと、前記第１のインバータラッチから伝達される前記複数のデータを分散格納する並列連結された複数の第２のインバータラッチと、前記第１のインバータラッチ及び前記複数の第２のインバータラッチのそれぞれの間に連結されて前記複数のデータが前記第１のインバータラッチから前記複数の第２のインバータラッチのうち１つに伝達されるように制御する複数の第１のスイッチと、前記複数の第２のインバータラッチに格納された前記複数のデータを出力するための複数の第２のスイッチとを備えることができる。
【０００９】
本発明の他の実施形態に係るメモリ装置は、複数のメモリセルを備えるセルアレイにデータを入力あるいは出力するための第１の入出力回路と、前記第１の入出力回路と連結されて、データをクロック信号に対応して並列処理するためのパイプラッチと、前記パイプラッチと連結されて、複数のピンあるいはパッドを介してデータ送受信するための第２の入出力回路とを備え、前記パイプラッチは、前記データを受信する１つの第１のインバータラッチと前記データを出力する複数の第２のインバータラッチとを備えることができる。
【００１０】
前記本発明の態様等は、本発明の望ましい実施形態のうち一部に過ぎず、本願発明の技術的特徴が反映された様々な実施形態が当該技術分野における通常的な知識を有する者により、以下に詳述する本発明の詳細な説明に基づいて導出され、理解されることができる。
【発明の効果】
（【００１１】以降は省略されています）

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