TOP特許意匠商標
特許ウォッチ Twitter
10個以上の画像は省略されています。
公開番号2025069268
公報種別公開特許公報(A)
公開日2025-04-30
出願番号2025012741,2021558028
出願日2025-01-29,2020-11-09
発明の名称演算処理装置の動作方法
出願人株式会社半導体エネルギー研究所
代理人
主分類G11C 11/409 20060101AFI20250422BHJP(情報記憶)
要約【課題】回路面積が小さく、消費電力が低減されたコンピュータシステムを適用する。
【解決手段】プロセッサと、3次元構造のNAND型の記憶装置と、を含むコンピュータノードを有するコンピュータシステムである。また、3次元構造のNAND型の記憶装置は、それぞれブロックの異なる、第1ストリングと、第2ストリングと、を有する。第1ストリングは、第1メモリセルを有し、第2ストリングは、第2メモリセルを有する。コントローラは、第1データと、第1データを書き込む命令を含む信号と、を受け取ることで、第1データを第1メモリセルに書き込みを行う。また、コントローラは、その後、第1メモリセルから第1データを読み出して、第2メモリセルに第1データを書き込む。これによって、コンピュータノードは、DRAMなどのメインメモリを設けない構成とすることができる。
【選択図】図1
特許請求の範囲【請求項1】
記憶部を有する演算処理装置を有し、
前記記憶部は、NAND型のストリングST1と、NAND型のストリングST2と、NAND型のストリングST3と、を有し、
前記NAND型のストリングST1は、メモリセルL[1]乃至メモリセルL[n](nは1以上の整数)を有し、
前記NAND型のストリングST2は、メモリセルM[1]乃至メモリセルM[n]を有し、
前記NAND型のストリングST3は、メモリセルN[1]乃至メモリセルN[n]を有し、
ステップSTP1乃至ステップSTP8を有する演算処理装置の動作方法であって、
前記ステップSTP1は、前記メモリセルL[m](mは1以上n以下の整数)への書き換え用のデータを、前記メモリセルN[p](pは1以上n以下の整数)に書き込むステップを有し、
前記ステップSTP2は、前記メモリセルL[1]乃至前記メモリセルL[n](ただしメモリセルL[m]を除く)のそれぞれに保存されているデータを読み出すステップを有し、
前記ステップSTP3は、前記ステップSTP2において読み出したデータを、前記メモリセルM[1]乃至前記メモリセルM[n]にコピーするステップを有し、
前記ステップSTP4は、前記メモリセルL[1]乃至前記メモリセルL[n](ただしメモリセルL[m]を除く)に保存されているデータを消去するステップを有し、
前記ステップSTP5は、前記メモリセルN[p]から書き換え用のデータを読み出するステップを有し、
前記ステップSTP6は、前記ステップSTP5において、読み出した前記データを、前記メモリセルL[m]に書き込むステップを有し、
前記ステップSTP7は、前記ステップSTP3においてコピーされた前記データを読み出すステップを有し、
前記ステップSTP8は、前記ステップSTP7において読み出した前記データを、前記メモリセルL[1]乃至前記メモリセルL[n](ただしメモリセルL[m]を除く)に順次書き込むステップを有する、演算処理装置の動作方法。
続きを表示(約 920 文字)【請求項2】
記憶部を有する演算処理装置を有し、
前記記憶部は、NAND型のストリングST1と、NAND型のストリングST2と、NAND型のストリングST3と、を有し、
前記NAND型のストリングST1は、メモリセルL[1]乃至メモリセルL[n](nは1以上の整数)を有し、
前記NAND型のストリングST2は、メモリセルM[1]乃至メモリセルM[n]を有し、
前記NAND型のストリングST3は、メモリセルN[1]乃至メモリセルN[n]を有し、
ステップSTP1乃至ステップSTP8を有する演算処理装置の動作方法であって、
前記ステップSTP1は、前記メモリセルL[m](mは1以上n以下の整数)への書き換え用のデータを、前記メモリセルN[p](pは1以上n以下の整数)に書き込むステップを有し、
前記ステップSTP2は、前記メモリセルL[1]乃至前記メモリセルL[q](ただしメモリセルL[m]を除く。qは1以上m以下の整数)のそれぞれに保存されているデータを読み出すステップを有し、
前記ステップSTP3は、前記ステップSTP2において読み出したデータを、前記メモリセルM[1]乃至前記メモリセルM[q]にコピーするステップを有し、
前記ステップSTP4は、前記メモリセルL[1]乃至メモリセルL[q](ただしメモリセルL[m]を除く)に保存されているデータを消去するステップを有し、
前記ステップSTP5は、前記メモリセルN[p]から前記書き換え用のデータを読み出すステップを有し、
前記ステップSTP6は、前記ステップSTP5において、読み出した前記データを、前記メモリセルL[m]に書き込むステップを有し、
前記ステップSTP7は、前記ステップSTP3においてコピーされたデータを読み出すステップを有し、
前記ステップSTP8は、前記ステップSTP7において読み出した前記データを、前記メモリセルL[1]乃至前記メモリセルL[q](ただしメモリセルL[m]を除く)に順次書き込むステップを有する、演算処理装置の動作方法。

発明の詳細な説明【技術分野】
【0001】
本発明の一態様は、コンピュータシステム、及び情報処理装置の動作方法に関する。
続きを表示(約 2,400 文字)【0002】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物(コンポジション・オブ・マター)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、情報処理装置、システム、それらの動作方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
【背景技術】
【0003】
情報処理装置の低消費電力化が重視されている。そのため、CPU等の集積回路(IC)、記憶装置などの低消費電力化は回路設計の大きな課題となっている。ICの消費電力は大きく分けると、動作時の消費電力(ダイナミック電力)と、動作していない時(スタンバイ時)の消費電力(スタティック電力)との2つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク(GIDL:Gate-induced drain leakage)電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するため、消費電力の増大が、ICの高性能化、高集積化などの大きな壁となっている。
【0004】
集積回路、記憶装置などの半導体装置、又は当該半導体装置を含む情報処理装置の消費電力の低減のため、パワーゲーティング、クロックゲーティングなどにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。CPUでパワーゲーティングを可能とするには、レジスタ、キャッシュなどの記憶内容を不揮発性メモリにバックアップすることが必要になる。
【0005】
チャネル形成領域に酸化物半導体(Oxide Semiconductor又は単にOSともいう)が含まれているトランジスタ(以下、「酸化物半導体トランジスタ」または「OSトランジスタ」と呼ぶ場合がある。)のオフ電流が極めて小さいという特性を利用して、電源オフ状態でもデータを保持することが可能なメモリ回路が提案されている。例えば、非特許文献1には、OSトランジスタを用いたバックアップ回路を備えたOS-SRAM(スタティック・ランダム・アクセス・メモリ)が開示されている。非特許文献1には、OS-SRAMを搭載したマイクロプロセッサは、通常動作に影響なく、短い損益分岐時間(BET)でのパワーゲーティングが可能であることが開示されている。
【先行技術文献】
【非特許文献】
【0006】
T.Ishizu et al.、Int. Memory Workshop、2014、pp.106-103.
S.Bartling et al.、ISSCC Dig.Tech.Papers、pp.432-434、2013.
N.Sakimura et al.、ISSCC Dig.Tech.Papers、pp.184-185、2014.
VK.Singhal et al.、ISSCC Dig.Tech.Papers、pp.148-149、2015.
【発明の概要】
【発明が解決しようとする課題】
【0007】
一例として、記憶部と、キャッシュメモリと、を有するNAND型の記憶装置について考える。NAND型の記憶装置において、書き込み用データの入力の速度(単位時間あたりに入力される情報量)は記憶部へのデータの書き込み速度よりも遅い。そのため、当該記憶装置に含まれるキャッシュメモリを用いて、記憶装置に入力された書き込み用データを一時的に保持することで、記憶装置への書き込み用データの入力速度を下げることなく、記憶部へのデータの書き込みを行うことができる。また、記憶部からのデータの読み出し速度は、記憶装置からの読み出しデータの出力の速度(単位時間あたりに出力される情報量)よりも遅い。そのため、当該記憶装置に含まれるキャッシュメモリを用いて、記憶装置から読み出したデータを一時的に保持することで、記憶装置からの読み出しデータの読み出し速度を下げることなく、記憶部からのデータの読み出しを行うことができる。
【0008】
また、一例として、キャッシュメモリは、記憶部に保持されているデータの並び替え、消去に関係ないデータの退避などを行うときに、データを一時的に保持する機能を有する。
【0009】
キャッシュメモリには、例えば、DRAM(Dynamic Random Access Memory)が適用されている。そのため、キャッシュメモリと、NAND型の記憶装置とは、それぞれ別のプロセスで作成されるため、別々のチップとして作成される。このため、キャッシュメモリと、NAND型の記憶装置と、の間にはバス配線を設ける必要があり、記憶装置の回路面積が大きくなる場合がある。また、バス配線の長さによっては、バス配線に流れる信号の消費電力が大きくなる場合がある。
【0010】
本発明の一態様は、回路面積が低減されたコンピュータシステムを提供することを課題の一とする。又は、本発明の一態様は、消費電力が低いコンピュータシステムを提供することを課題の一とする。
(【0011】以降は省略されています)

この特許をJ-PlatPatで参照する

関連特許

株式会社半導体エネルギー研究所
記憶装置
2か月前
ルネサスエレクトロニクス株式会社
記憶装置
1か月前
個人
光情報装置、及び光情報制御方法
1か月前
ルネサスエレクトロニクス株式会社
半導体記憶装置
1か月前
ローム株式会社
半導体装置
28日前
キオクシア株式会社
記憶装置
28日前
キオクシア株式会社
記憶装置
29日前
キオクシア株式会社
半導体記憶装置
1か月前
キオクシア株式会社
半導体記憶装置
29日前
キオクシア株式会社
メモリデバイス
1か月前
キオクシア株式会社
メモリシステム
1か月前
国立大学法人東京科学大学
半導体装置および半導体チップ
1日前
キオクシア株式会社
半導体記憶装置
3日前
ソフトバンクグループ株式会社
システム
23日前
キオクシア株式会社
記憶装置及び記憶装置の制御方法
29日前
キオクシア株式会社
半導体記憶装置
1か月前
ソフトバンクグループ株式会社
システム
24日前
有限会社フィデリックス
カートリッジのカンチレバーとスタイラスの接合構造
1か月前
ローム株式会社
音再生マイクロコントローラ
24日前
キオクシア株式会社
テスト装置及びテスト方法
1か月前
キオクシア株式会社
メモリシステムおよびその制御方法
1か月前
株式会社東芝
磁気ディスク装置
23日前
日本発條株式会社
ディスク装置用サスペンション
23日前
キオクシア株式会社
半導体記憶装置及びメモリシステム
29日前
キオクシア株式会社
メモリシステム及びメモリデバイス
1か月前
キオクシア株式会社
メモリシステム及びメモリデバイス
今日
株式会社レゾナック・ハードディスク
磁気記録媒体及び磁気記憶装置
1か月前
株式会社東芝
情報処理装置、磁気記録再生装置及び磁気記録再生システム
1か月前
株式会社半導体エネルギー研究所
半導体装置
2か月前
株式会社半導体エネルギー研究所
半導体装置
2か月前
株式会社半導体エネルギー研究所
半導体装置
16日前
株式会社東芝
磁気ディスク装置
29日前
株式会社東芝
ディスク装置
28日前
株式会社東芝
ディスク装置
2か月前
ミネベアミツミ株式会社
ランプ機構及びハードディスク駆動装置
1か月前
株式会社東芝
ディスク装置
29日前
続きを見る