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公開番号2025063098
公報種別公開特許公報(A)
公開日2025-04-15
出願番号2024231656,2024010971
出願日2024-12-27,2020-03-16
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G11C 7/06 20060101AFI20250408BHJP(情報記憶)
要約【課題】極小オフ電流を利用した記憶装置として機能し、製造コストが低減し、低消費電力で、装置を小型化し、データ読み出しの信頼性に優れる半導体装置を提供する。
【解決手段】半導体装置において、素子層20は、シリコン基板をチャネルに用いた複数のトランジスタを有する駆動回路及び金属酸化物をチャネルに用いたトランジスタを複数有するトランジスタ層を有する。シリコン基板上に設けられるトランジスタ層41は、トランジスタ43及びキャパシタ44を有するメモリセル42を有し、トランジスタ43は、ローカルビット線LBLに電気的に接続される。トランジスタ層30は、ゲートがローカルビット線に電気的に接続されたトランジスタ31及びトランジスタ31に電気的に接続された補正回路35を有し、補正回路は、グローバルビット線GBLに電気的に接続され、また、トランジスタ31のしきい値電圧に応じた電圧をゲートに保持させる機能を有する。
【選択図】図2
特許請求の範囲【請求項１】
第１トランジスタ層と、
前記第１トランジスタ層上に位置する領域を有する第２トランジスタ層と、を有し、
前記第１トランジスタ層は、ゲートがローカルビット線と電気的に接続された第１のトランジスタと、前記第１のトランジスタと電気的に接続された補正回路と、を有し、
前記第２トランジスタ層は、メモリセルを有し、
前記メモリセルは、第２のトランジスタを有し、
前記第２のトランジスタは、前記ローカルビット線と電気的に接続され、
前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記補正回路は、グローバルビット線と電気的に接続され、
前記補正回路は、前記第１のトランジスタのしきい値電圧に応じた電圧を前記第１のトランジスタのゲートに保持させる機能を有する、半導体装置。
続きを表示（約 720 文字）【請求項２】
第１トランジスタ層と、
前記第１トランジスタ層上に位置する領域を有する第２トランジスタ層と、を有し、
前記第１トランジスタ層は、ゲートがローカルビット線と電気的に接続された第１のトランジスタと、前記第１のトランジスタと電気的に接続された補正回路と、を有し、
前記第２トランジスタ層は、メモリセルを有し、
前記メモリセルは、第２のトランジスタを有し、
前記第２のトランジスタは、前記ローカルビット線と電気的に接続され、
前記第２のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記酸化物半導体は、酸化インジウムであり、
前記補正回路は、グローバルビット線と電気的に接続され、
前記補正回路は、前記第１のトランジスタのしきい値電圧に応じた電圧を前記第１のトランジスタのゲートに保持させる機能を有する、半導体装置。
【請求項３】
請求項１または請求項２において、
前記補正回路は、第３乃至第５のトランジスタを有し、
前記第３のトランジスタは、前記第１のトランジスタのゲートと前記第１のトランジスタのソースまたはドレインの一方との間の導通状態を制御する機能を有し、
前記第４のトランジスタは、前記第１のトランジスタのソースまたはドレインの他方と前記第１のトランジスタに電流を流すための電位が与えられた配線との間の導通状態を制御する機能を有し、
前記第５のトランジスタは、前記第１のトランジスタのソースまたはドレインの一方と、前記グローバルビット線との間の導通状態を制御する機能を有する、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書は、半導体装置等について説明する。
続きを表示（約 2,700 文字）【０００２】
本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（
トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等を
いう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路
、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一
例である。また、記憶装置、表示装置、発光装置、照明装置および電子機器等は、それ自
体が半導体装置であり、半導体装置を有している場合がある。
【背景技術】
【０００３】
トランジスタに適用可能な半導体として金属酸化物が注目されている。“ＩＧＺＯ”、
“イグゾー”などと呼ばれるＩｎ－Ｇａ－Ｚｎ酸化物は、多元系金属酸化物の代表的なも
のである。ＩＧＺＯに関する研究において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ－
ａｘｉｓａｌｉｇｎｅｄｃｒｙｓｔａｌｌｉｎｅ）構造、およびｎｃ（ｎａｎｏｃｒ
ｙｓｔａｌｌｉｎｅ）構造が見出された（例えば、非特許文献１）。
【０００４】
チャネル形成領域に金属酸化物半導体を有するトランジスタ（以下、「酸化物半導体ト
ランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）は、極小オフ電流であ
ることが報告されている（例えば、非特許文献１、２）。ＯＳトランジスタが用いられた
様々な半導体装置が作製されている（例えば、非特許文献３、４）。
【０００５】
ＯＳトランジスタの製造プロセスは、従来のＳｉトランジスタとのＣＭＯＳプロセスに
組み込むことができ、ＯＳトランジスタはＳｉトランジスタに積層することが可能である
。例えば特許文献１では、ＯＳトランジスタを有するメモリセルアレイの層をＳｉトラン
ジスタが設けられた基板上に複数積層した構成について開示している。
【先行技術文献】
【特許文献】
【０００６】
米国特許出願公開第２０１２／００６３２０８号明細書
【非特許文献】
【０００７】
Ｓ．Ｙａｍａｚａｋｉｅｔａｌ．，“ＰｒｏｐｅｒｔｉｅｓｏｆｃｒｙｓｔａｌｌｉｎｅＩｎ－Ｇａ－Ｚｎ－ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒａｎｄｉｔｓｔｒａｎｓｉｓｔｏｒｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，” Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）．
Ｋ．Ｋａｔｏｅｔａｌ．，“ＥｖａｌｕａｔｉｏｎｏｆＯｆｆ－ＳｔａｔｅＣｕｒｒｅｎｔＣｈａｒａｃｔｅｒｉｓｔｉｃｓｏｆＴｒａｎｓｉｓｔｏｒＵｓｉｎｇＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＭａｔｅｒｉａｌ，Ｉｎｄｉｕｍ－Ｇａｌｌｉｕｍ－ＺｉｎｃＯｘｉｄｅ，”Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）．
Ｓ．Ａｍａｎｏｅｔａｌ．，“ＬｏｗＰｏｗｅｒＬＣＤｉｓｐｌａｙＵｓｉｎｇＩｎ－Ｇａ－Ｚｎ－ＯｘｉｄｅＴＦＴｓＢａｓｅｄｏｎＶａｒｉａｂｌｅＦｒａｍｅＦｒｅｑｕｅｎｃｙ，“ＳＩＤＳｙｍｐ．Ｄｉｇ．Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６－６２９（２０１０）．
Ｔ．Ｉｓｈｉｚｕｅｔａｌ．，“ＥｍｂｅｄｄｅｄＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＭｅｍｏｒｉｅｓ：ＡＫｅｙＥｎａｂｌｅｒｆｏｒＬｏｗ－ＰｏｗｅｒＵＬＳＩ，”ＥＣＳＴｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９－１５６（２０１７）．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一形態は、新規な構成の半導体装置等を提供することを課題の一とする。また
は本発明の一態様は、極小オフ電流を利用した記憶装置として機能する半導体装置におい
て、製造コストの低減を図ることができる、新規な構成の半導体装置等を提供することを
課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機能
する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供すること
を課題の一とする。または本発明の一態様は、極小オフ電流を利用した記憶装置として機
能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置
等を提供することを課題の一とする。または本発明の一態様は、極小オフ電流を利用した
記憶装置として機能する半導体装置において、読みだされるデータの信頼性に優れた、新
規な構成の半導体装置等を提供することを課題の一とする。
【０００９】
複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、例
示した全ての課題を解決する必要はない。また、列記した以外の課題が、本明細書の記載
から、自ずと明らかとなり、このような課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１０】
本発明の一態様は、シリコン基板をチャネルに用いたトランジスタを複数有する駆動回
路と、金属酸化物をチャネルに用いたトランジスタを複数有する第１トランジスタ層およ
び第２トランジスタ層と、を有し、第１トランジスタ層および第２トランジスタ層は、シ
リコン基板上に設けられ第１トランジスタ層は、第１トランジスタおよび第１キャパシタ
を有する第１メモリセルを有し、第１トランジスタは、第１ローカルビット線に電気的に
接続され、第２トランジスタ層は、ゲートが第１ローカルビット線に電気的に接続された
第２トランジスタと、第２トランジスタに電気的に接続された第１補正回路と、を有し、
第１補正回路は、第１グローバルビット線に電気的に接続され、第１補正回路は、第２ト
ランジスタのしきい値電圧に応じた電圧を第２トランジスタのゲートに保持させる機能を
有する、半導体装置である。
（【００１１】以降は省略されています）

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