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公開番号2025044544
公報種別公開特許公報(A)
公開日2025-04-02
出願番号2023152169
出願日2023-09-20
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類G11C 11/16 20060101AFI20250326BHJP(情報記憶)
要約【課題】的確な読み出し動作を行うことが可能な記憶装置を提供する。
【解決手段】実施形態に係る記憶装置は、第1の配線11と、第2の配線12と、第1及び第2の抵抗状態を呈することが可能な抵抗変化記憶素子30と、第1の閾電圧以上の電圧が印加されるとオフ状態からオン状態に移行するセレクタ40とを含み、抵抗変化記憶素子に設定されている抵抗状態に基づくデータを記憶することが可能なメモリセル20と、第2の配線から第1の信号VBLを入力して第1及び第2の配線とは異なる第3の配線13に第2の信号VT2を出力するスイッチング素子61Nと、セレクタに第1の閾電圧以上の電圧が印加されるように第1の時点で第1の配線に第1の電圧を印加するように構成された電圧印加回路と、第2の時点で第3の配線に出力されている第2の信号に基づいて、抵抗変化記憶素子に設定されている抵抗状態を判定する判定回路とを備える。
【選択図】図4
特許請求の範囲【請求項１】
第１の方向に延伸する第１の配線と、
前記第１の方向と交差する第２の方向に延伸する第２の配線と、
前記第１の配線と前記第２の配線との間に設けられたメモリセルであって、第１の抵抗状態及び前記第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態を呈することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続され且つ第１の閾電圧以上の電圧が印加されるとオフ状態からオン状態に移行するセレクタとを含み、前記抵抗変化記憶素子に設定されている抵抗状態に基づくデータを記憶することが可能なメモリセルと、
前記第２の配線から第１の信号を入力して前記第１及び第２の配線とは異なる第３の配線に第２の信号を出力するスイッチング素子と、
前記セレクタに前記第１の閾電圧以上の電圧が印加されるように第１の時点で前記第１の配線に第１の電圧を印加するように構成された電圧印加回路と、
前記第１の時点の後の第２の時点で前記第３の配線に出力されている前記第２の信号に基づいて、前記抵抗変化記憶素子に設定されている抵抗状態を判定するように構成された判定回路と、
を備える記憶装置。
続きを表示（約 930 文字）【請求項２】
前記第１の時点の後に、前記第１の信号の電位は減少又は増加し、
前記判定回路は、前記第１の信号の電位に依存する前記第２の信号の前記第２の時点での電位に基づいて、前記抵抗変化記憶素子に設定されている抵抗状態を判定するように構成されている
請求項１に記載の記憶装置。
【請求項３】
前記判定回路は、前記第２の時点での前記第２の信号の電位を基準電位と比較することで、前記抵抗変化記憶素子に設定されている抵抗状態を判定するように構成されている
請求項２に記載の記憶装置。
【請求項４】
前記スイッチング素子は、前記第１の時点の後に減少又は増加する前記第１の信号の電位の変化によって、第３の時点でオン状態からオフ状態に移行する
請求項２に記載の記憶装置。
【請求項５】
前記第２の時点は、前記第３の時点よりも後の時点である
請求項４に記載の記憶装置。
【請求項６】
前記第３の時点は、前記抵抗変化記憶素子に低抵抗状態が設定されている場合と前記抵抗変化記憶素子に高抵抗状態が設定されている場合とで異なる
請求項４に記載の記憶装置。
【請求項７】
前記第３の配線に付随するキャパシタをさらに備える
請求項１に記載の記憶装置。
【請求項８】
前記スイッチング素子は、ゲート端子と、ソース端子及びドレイン端子の一方の端子に対応する第１の端子と、ソース端子及びドレイン端子の他方の端子に対応する第２の端子とを含むＭＯＳトランジスタであり、
前記第１の信号は前記ゲート端子に入力され、前記第２の信号は前記第２の端子から出力される
請求項１に記載の記憶装置。
【請求項９】
前記電圧印加回路は、前記第２の時点よりも前の時点で前記第１の端子の電圧を変化させる
請求項８に記載の記憶装置。
【請求項１０】
前記電圧印加回路が前記第１の端子の電圧を変化させる時点は、前記第１の時点に同期している
請求項９に記載の記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
半導体基板上に、それぞれが磁気抵抗効果素子等の抵抗変化記憶素子と抵抗変化記憶素子を選択するためのセレクタとを含む複数のメモリセルが集積化された記憶装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１３３５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
的確な読み出し動作を行うことが可能な記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１の方向に延伸する第１の配線と、前記第１の方向と交差する第２の方向に延伸する第２の配線と、前記第１の配線と前記第２の配線との間に設けられたメモリセルであって、第１の抵抗状態及び前記第１の抵抗状態よりも高い抵抗を有する第２の抵抗状態を呈することが可能な抵抗変化記憶素子と、前記抵抗変化記憶素子に対して直列に接続され且つ第１の閾電圧以上の電圧が印加されるとオフ状態からオン状態に移行するセレクタとを含み、前記抵抗変化記憶素子に設定されている抵抗状態に基づくデータを記憶することが可能なメモリセルと、前記第２の配線から第１の信号を入力して前記第１及び第２の配線とは異なる第３の配線に第２の信号を出力するスイッチング素子と、前記セレクタに前記第１の閾電圧以上の電圧が印加されるように第１の時点で前記第１の配線に第１の電圧を印加するように構成された電圧印加回路と、前記第１の時点の後の第２の時点で前記第３の配線に出力されている前記第２の信号に基づいて、前記抵抗変化記憶素子に設定されている抵抗状態を判定するように構成された判定回路と、を備える。
【図面の簡単な説明】
【０００６】
第１の実施形態に係る記憶装置の全体的な構成を示したブロック図である。
第１の実施形態に係る記憶装置のメモリセルアレイ部の構成を模式的に示した斜視図である。
第１の実施形態に係る記憶装置の磁気抵抗効果素子の基本的な構成を模式的に示した断面図である。
第１の実施形態に係る記憶装置のスイッチング素子等を含む回路の構成を示した電気回路図である。
第１の実施形態に係る記憶装置の電圧印加回路を示した図である。
第１の実施形態に係る記憶装置の判定回路を示した図である。
第１の実施形態に係る記憶装置の読み出し動作を模式的に示したタイミングチャートである。
第１の実施形態に係る記憶装置におけるビット線及び出力配線の電圧変化の具体例を示した図である。
第２の実施形態に係る記憶装置のスイッチング素子等を含む回路の構成を示した電気回路図である。
第２の実施形態に係る記憶装置の読み出し動作を模式的に示したタイミングチャートである。
第２の実施形態に係る記憶装置におけるビット線及び出力配線の電圧変化の具体例を示した図である。
第３の実施形態に係る記憶装置のスイッチング素子等を含む回路の構成を示した電気回路図である。
第４の実施形態に係る記憶装置のスイッチング素子等を含む回路の構成を示した電気回路図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る記憶装置の全体的な構成を示したブロック図である。
【０００９】
本実施形態の記憶装置は、メモリセルアレイ部１００と、ワード線制御回路２００と、ビット線制御回路３００と、制御回路４００とを含んでいる。
【００１０】
図２は、メモリセルアレイ部１００の構成を模式的に示した斜視図である。
（【００１１】以降は省略されています）

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