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公開番号2025043959
公報種別公開特許公報(A)
公開日2025-04-01
出願番号2023151581
出願日2023-09-19
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/08 20060101AFI20250325BHJP(情報記憶)
要約【課題】処理能力を向上する。
【解決手段】実施形態によれば、半導体記憶装置は、第1選択トランジスタST1、第1メモリセルMC7、及び第2メモリセルMC6を含むメモリストリングNSと、ビット線BLと、第1ワード線WL7と、第2ワード線WL6と、プログラム動作及びプログラムベリファイ動作を含む書き込み動作を実行するように構成された制御回路14とを含む。制御回路は、第1メモリセルのプログラムベリファイ動作を実行する場合、第1条件に基づいて、第2ワード線の電圧を第1電圧VREADまで上昇させ、第2メモリセルのプログラムベリファイ動作を実行する場合、第1条件と異なる第2条件に基づいて、第1ワード線の電圧を第1電圧まで上昇させる。
【選択図】図13
特許請求の範囲【請求項１】
直列に接続された第１選択トランジスタ、第１メモリセル、及び第２メモリセルを含むメモリストリングと、
前記第１選択トランジスタに接続されたビット線と、
前記第１メモリセルに接続された第１ワード線と、
前記第２メモリセルに接続された第２ワード線と、
プログラム動作及びプログラムベリファイ動作を含む書き込み動作を実行するように構成された制御回路と
を備え、
前記制御回路は、前記第１メモリセルの前記プログラムベリファイ動作を実行する場合、第１条件に基づいて、前記第２ワード線の電圧を第１電圧まで上昇させ、前記第２メモリセルの前記プログラムベリファイ動作を実行する場合、前記第１条件と異なる第２条件に基づいて、前記第１ワード線の電圧を前記第１電圧まで上昇させる、
半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記制御回路は、前記第１メモリセルの前記書き込み動作の後に、前記第２メモリセルの前記書き込み動作を実行する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１条件が実行される第１期間の長さは、前記第２条件が実行される第２期間の長さよりも長い、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第２条件は、最初に実行される第１ステップ及び前記第１ステップの次に実行される第２ステップを含み、
前記第１ステップにおける前記第１電圧の第１上昇率は、前記第１条件における前記第１電圧の第２上昇率よりも大きい、
請求項３に記載の半導体記憶装置。
【請求項５】
前記第２ステップにおける前記第１電圧の第３上昇率は、前記第２上昇率と等しい、
請求項４に記載の半導体記憶装置。
【請求項６】
前記メモリストリングは、前記第２メモリセルと電気的に接続された第３メモリセル及び前記第３メモリセルと直列に接続された第２選択トランジスタを更に含み、
前記第２選択トランジスタに接続されたソース線と、
前記第３メモリセルに接続された第３ワード線と
を更に備え
前記制御回路は、前記第３メモリセルの前記プログラムベリファイ動作を実行する場合、前記第１条件及び前記第２条件と異なる第３条件に基づいて、前記第１ワード線及び前記第２ワード線の電圧を前記第１電圧まで上昇させる、
請求項１に記載の半導体記憶装置。
【請求項７】
前記制御回路は、前記第２メモリセルの前記書き込み動作の後に、前記第３メモリセルの前記書き込み動作を実行する、
請求項６に記載の半導体記憶装置。
【請求項８】
前記第３条件が実行される第３期間の長さは、前記第２条件が実行される第２期間の長さよりも短い、
請求項６に記載の半導体記憶装置。
【請求項９】
前記第２条件は、最初に実行される第１ステップ及び前記第１ステップの次に実行される第２ステップを含み、
前記第３条件は、最初に実行される第３ステップ及び前記第３ステップの次に実行される第４ステップを含み、
前記第１ステップにおける前記第１電圧の第１上昇率は、前記第３ステップにおける前記第１電圧の第４上昇率よりも小さい、
請求項６に記載の半導体記憶装置。
【請求項１０】
前記第４ステップにおける前記第１電圧の第５上昇率は、前記第１条件における前記第１電圧の第２上昇率と等しい、
請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－０３２１６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、処理能力を向上した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、直列に接続された第１選択トランジスタ、第１メモリセル、及び第２メモリセルを含むメモリストリングと、第１選択トランジスタに接続されたビット線と、第１メモリセルに接続された第１ワード線と、第２メモリセルに接続された第２ワード線と、プログラム動作及びプログラムベリファイ動作を含む書き込み動作を実行するように構成された制御回路とを含む。制御回路は、第１メモリセルのプログラムベリファイ動作を実行する場合、第１条件に基づいて、第２ワード線の電圧を第１電圧まで上昇させ、第２メモリセルのプログラムベリファイ動作を実行する場合、第１条件と異なる第２条件に基づいて、第１ワード線の電圧を第１電圧まで上昇させる。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の全体構成を示すブロック図。
第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの回路図。
第１実施形態に係る半導体記憶装置に含まれるメモリセルアレイの断面図。
第１実施形態に係る半導体記憶装置に含まれるメモリセルトランジスタが３ビット（８値）のデータを記憶可能なＴＬＣ（Triple Level Cell）である場合の閾値電圧分布とデータの割り付けとを示す図。
第１実施形態に係る半導体記憶装置に含まれるＮＡＮＤストリングにおけるデータの書き込み順序を示す図。
第１実施形態に係る半導体記憶装置において、ワード線グループＷＧ０選択時のメモリセルトランジスタＭＣの書き込み状態を示す図。
第１実施形態に係る半導体記憶装置において、ワード線グループＷＧ１選択時のメモリセルトランジスタＭＣの書き込み状態を示す図。
第１実施形態に係る半導体記憶装置において、ワード線グループＷＧ２選択時のメモリセルトランジスタＭＣの書き込み状態を示す図。
第１実施形態に係る半導体記憶装置において、プログラム動作及びプログラムベリファイ動作における各配線の電圧を示すタイミングチャート。
プログラムベリファイ動作時における非選択ワード線の電圧及び電流のタイミングチャート並びにＮＡＮＤストリングの状態の比較例を示す図。
プログラムベリファイ動作時における非選択ワード線の電圧及び電流のタイミングチャート並びにＮＡＮＤストリングの状態の比較例を示す図。
第１実施形態に係る半導体記憶装置において、ワード線グループＷＧ０が選択された場合における図９を用いて説明した時刻ｔ５～ｔ６の期間の非選択ワード線の電圧及び電流を示す図。
第１実施形態に係る半導体記憶装置において、ワード線グループＷＧ１が選択された場合における図９を用いて説明した時刻ｔ５～ｔ６の期間の非選択ワード線の電圧及び電流を示す図。
第１実施形態に係る半導体記憶装置において、ワード線グループＷＧ２が選択された場合における図９を用いて説明した時刻ｔ５～ｔ６の期間の非選択ワード線の電圧及び電流を示す図。
第２実施形態に係る半導体記憶装置において、ワード線グループＷＧ０が選択された場合における図９を用いて説明した時刻ｔ５～ｔ６の期間の非選択ワード線の電圧及び電流を示す図。
第２実施形態に係る半導体記憶装置において、ワード線グループＷＧ１が選択された場合における図９を用いて説明した時刻ｔ５～ｔ６の期間の非選択ワード線の電圧及び電流を示す図。
第２実施形態に係る半導体記憶装置において、ワード線グループＷＧ２が選択された場合における図９を用いて説明した時刻ｔ５～ｔ６の期間の非選択ワード線の電圧及び電流を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。ここで、添え字は、下付き文字や上付き文字に限らず、例えば、参照符号の末尾に添加される小文字のアルファベット、及び配列を意味するインデックス等を含む。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置１について説明する。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。なお、半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリに限定されない。半導体記憶装置１は、他の不揮発性メモリであってもよい。
【０００９】
１．１構成
１．１．１半導体記憶装置の全体構成
まず、半導体記憶装置１の全体構成の一例について、図１を用いて説明する。図１は、半導体記憶装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれに限定されない。
【００１０】
図１に示すように、半導体記憶装置１は、外部のメモリコントローラ２によって制御可能に構成される。例えば、半導体記憶装置１は、メモリコントローラ２と、信号ＤＱ並びにタイミング信号ＤＱＳ及びＤＱＳｎの送受信を行う。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、またはコマンドＣＭＤである。タイミング信号ＤＱＳ及びＤＱＳｎは、データＤＡＴの入出力の際に用いられるタイミング信号である。タイミング信号ＤＱＳｎは、タイミング信号ＤＱＳの反転信号である。
（【００１１】以降は省略されています）

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