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公開番号2025044635
公報種別公開特許公報(A)
公開日2025-04-02
出願番号2023152329
出願日2023-09-20
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/16 20060101AFI20250326BHJP(情報記憶)
要約【課題】メモリセルに書き込まれたデータの信頼性を向上させる。
【解決手段】実施形態の半導体記憶装置は、メモリセルと、制御回路とを含む。制御回路は、読み出し動作において、第1読み出しを実行して第1データに対応する第1電圧を生成し、メモリセルに第2データを書き込み、第2読み出しを実行して第2データに対応する第2電圧を生成し、第1電圧と第2電圧とに基づいて第1データを判定する。制御回路は、第1データと第2データとが異なる場合に、第1データを書き込む第2書き込みと、ベリファイ読み出しとを含む第1動作を実行する。制御回路は、ベリファイ読み出しにより第3データに対応する第3電圧を生成し、第3電圧と、第1電圧又は第2電圧とに基づいて第3データを判定し、第1データと第3データとが同じである場合に読み出し動作を終了し、第1データと第3データとが異なる場合に再度第1動作を実行する。
【選択図】図9
特許請求の範囲【請求項１】
スイッチング素子及び抵抗変化素子を含むメモリセルと、
読み出し動作において、前記メモリセルに対して第１読み出しを実行して第１データに対応する第１電圧を生成し、前記第１読み出しの後に第１書き込みを実行して前記メモリセルに第２データを書き込み、前記第１書き込みの後に前記メモリセルに対して第２読み出しを実行して前記第２データに対応する第２電圧を生成し、前記第１電圧と前記第２電圧とに基づいて前記第１データを判定するように構成された制御回路と、
を備え、
前記読み出し動作において、前記制御回路は、
前記第１データと前記第２データとが異なる場合に、前記メモリセルに前記第１データを書き込む第２書き込みと、前記メモリセルに対するベリファイ読み出しとを含む第１動作を実行し、
前記ベリファイ読み出しにより第３データに対応する第３電圧を生成し、前記第３電圧と、前記第１電圧又は前記第２電圧とに基づいて前記第３データを判定し、
前記第１データと前記第３データとが同じである場合に前記読み出し動作を終了し、前記第１データと前記第３データとが異なる場合に再度前記第１動作を実行する、
半導体記憶装置。
続きを表示（約 970 文字）【請求項２】
前記制御回路は、前記第１動作が実行された回数に応じて、前記第２書き込みにおいて前記メモリセルに印加するプログラム電圧を変化させるように構成される、
請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記第１動作が実行された回数に応じて、前記第２書き込みにおいて前記メモリセルに流す電流量を変化させるように構成される、
請求項１に記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記第１動作が実行された回数に応じて、前記第２書き込みにおいて前記メモリセルに印加するプログラム電圧のパルス幅を変化させるように構成される、
請求項１に記載の半導体記憶装置。
【請求項５】
前記制御回路は、ｎ回目（ｎは１以上の整数）の前記第１動作の前記ベリファイ読み出しと、（ｎ＋１）回目の前記第１動作の前記第２書き込みとを連続で実行するように構成される、
請求項１に記載の半導体記憶装置。
【請求項６】
前記制御回路は、前記第２読み出しと、１回目の前記第１動作の前記第２書き込みとを連続で実行するように構成される、
請求項１に記載の半導体記憶装置。
【請求項７】
前記スイッチング素子は、スナップバック型のセレクタである、
請求項５又は請求項６に記載の半導体記憶装置。
【請求項８】
前記制御回路が前記第１読み出し、前記第２読み出し、及び前記ベリファイ読み出しのそれぞれにおいて前記メモリセルに電圧を印加する方向は、前記制御回路が前記第１書き込みにおいて前記メモリセルに電圧を印加する方向の逆方向である、
請求項１に記載の半導体記憶装置。
【請求項９】
前記制御回路は、ｍ回目（ｍは２以上の整数）の前記第１動作を実行したことに基づいて、前記読み出し動作を終了するように構成される、
請求項１に記載の半導体記憶装置。
【請求項１０】
前記抵抗変化素子は、第１強磁性層と、第２強磁性層と、前記第１強磁性層と前記第２強磁性層の間の絶縁層とを含む、
請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
抵抗変化素子を記憶素子として用いた半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－４７９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルに書き込まれたデータの信頼性を向上させる。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、メモリセルと、制御回路とを含む。メモリセルは、スイッチング素子及び抵抗変化素子を含む。制御回路は、読み出し動作において、メモリセルに対して第１読み出しを実行して第１データに対応する第１電圧を生成し、第１読み出しの後に第１書き込みを実行してメモリセルに第２データを書き込み、第１書き込みの後にメモリセルに対して第２読み出しを実行して第２データに対応する第２電圧を生成し、第１電圧と第２電圧とに基づいて第１データを判定するように構成される。読み出し動作において、制御回路は、第１データと第２データとが異なる場合に、メモリセルに第１データを書き込む第２書き込みと、メモリセルに対するベリファイ読み出しとを含む第１動作を実行する。制御回路は、ベリファイ読み出しにより第３データに対応する第３電圧を生成し、第３電圧と、第１電圧又は第２電圧とに基づいて第３データを判定し、第１データと第３データとが同じである場合に読み出し動作を終了し、第１データと第３データとが異なる場合に再度第１動作を実行する。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置を備えるメモリシステムの全体構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの構造の一例を示す斜視図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイに含まれたメモリセルの断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイに含まれたメモリセルの特性の一例を示すグラフ。
第１実施形態に係る半導体記憶装置が備える読み出し回路の構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置が備える読み出し回路に含まれたプリアンプの回路構成の一例を示す回路図。
第１実施形態に係る半導体記憶装置が備える読み出し回路に含まれたセンスアンプの回路構成の一例を示す回路図。
第１実施形態に係る半導体記憶装置の読み出し動作のシーケンスの一例を示すフローチャート。
第１実施形態に係る半導体記憶装置の読み出し動作におけるデータの判定方法の概要を示す概略図。
第１実施形態に係る半導体記憶装置の読み出し動作においてメモリセルに印加される電圧の変化の一例を示す模式図。
比較例における読み出し動作で書き戻しが発生した場合においてメモリセルに印加される電圧の変化の一例を示す模式図。
第１変形例における読み出し動作で書き戻しが発生した場合においてメモリセルに印加される電圧の変化の一例を示す模式図。
第２変形例における読み出し動作で書き戻しが発生した場合においてメモリセルに印加される電圧の変化の一例を示す模式図。
第３変形例における読み出し動作で書き戻しが発生した場合においてメモリセルに印加される電圧の変化の一例を示す模式図。
第４変形例における読み出し動作で書き戻しが発生した場合においてメモリセルに印加される電圧の変化の一例を示す模式図。
第５変形例における読み出し動作で書き戻しが発生した場合においてメモリセルに印加される電圧の変化の一例を示す模式図。
第６変形例における読み出し動作で書き戻しが発生した場合においてメモリセルに印加される電圧の変化の一例を示す模式図。
第２実施形態に係る半導体記憶装置の読み出し動作のシーケンスの一例を示すフローチャート。
第２実施形態に係る半導体記憶装置における書き込み電流と書き込みエラー率との関係性の一例を示すグラフ。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照して説明する。以下で参照される図面は、模式的又は概念的なものである。各図面の寸法及び比率等は、必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素については、同一の符号が付されている。参照符号を構成する文字の後の数字等は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は文字のみを含んだ参照符号により参照される。
【０００８】
なお、本明細書において“接続”とは、電気的に接続されている事を示し、間に別の素子を介することを除外しない。オン状態になったトランジスタやスイッチ回路は、一端及び他端間で導通状態になる。トランジスタやスイッチ回路のオフ状態は、リーク電流のような微少な電流が流れることを除外しない。“Ｈ”レベルは、ゲート端に当該電圧が印加されたＮ型のトランジスタがオン状態になり、ゲート端に当該電圧が印加されたＰ型のトランジスタがオフ状態になる電圧レベルである。“Ｌ”レベルは、ゲート端に当該電圧が印加されたＮ型のトランジスタがオフ状態になり、ゲート端に当該電圧が印加されたＰ型のトランジスタがオン状態になる電圧レベルである。
【０００９】
＜１＞第１実施形態
第１実施形態は、自己参照方式の読み出し動作を実行する半導体記憶装置１に関する。第１実施形態に係る半導体記憶装置１は、自己参照方式の読み出し動作において、書き戻し書き込み後にベリファイ読み出しを実行する。以下に、第１実施形態に係る半導体記憶装置１の詳細について説明する。
【００１０】
＜１－１＞構成
まず、第１実施形態に係る半導体記憶装置１の構成について説明する。
（【００１１】以降は省略されています）

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