特許ウォッチ

公開番号2025047170
公報種別公開特許公報(A)
公開日2025-04-03
出願番号2023155503
出願日2023-09-21
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/4074 20060101AFI20250326BHJP(情報記憶)
要約【課題】高いデータ保持性能を有する記憶装置を提供しようとする。
【解決手段】一実施形態による記憶装置は、トランジスタと、キャパシタと、プレート線と、ビット線と、を含む。トランジスタは、酸化物半導体を含み、第1端、第2端、及びゲートを含む。キャパシタは、第3端、及び第2端と接続された第4端を含む。プレート線は、第3端と接続されている。ビット線は、第1端と接続されている。ゲートに第1電圧が印加されている第1期間の間、プレート線に第1電圧より低い第2電圧が印加され、ゲートに第1電圧より低い第3電圧が印加されている第2期間の少なくとも一部の間、プレート線に第2電圧より高い第4電圧が印加される。
【選択図】図9
特許請求の範囲【請求項１】
酸化物半導体を含み、第１端、第２端、及びゲートを含むトランジスタと、
第３端、及び前記第２端と接続された第４端を含むキャパシタと、
前記第３端と接続されたプレート線と、
前記第１端と接続されたビット線と、
を備え、
前記ゲートに第１電圧が印加されている第１期間の間、前記プレート線に前記第１電圧より低い第２電圧が印加され、
前記ゲートに前記第１電圧より低い第３電圧が印加されている第２期間の少なくとも一部の間、前記プレート線に前記第２電圧より高い第４電圧が印加される、
記憶装置。
続きを表示（約 910 文字）【請求項２】
前記第２電圧を生成する第１電圧生成回路をさらに備え、
少なくとも前記プレート線に前記第４電圧が印加される期間の間、前記第１電圧生成回路はディセーブルとされる、
請求項１に記載の記憶装置。
【請求項３】
前記第１期間の後、前記ゲートに前記第３電圧より低い第５電圧が印加され、前記第５電圧の印加の後に前記ゲートに前記第３電圧が印加される、
請求項１に記載の記憶装置。
【請求項４】
前記プレート線に前記第４電圧が印加される期間の少なくとも一部の間に亘って、前記ゲートに前記第３電圧が印加される、
請求項３に記載の記憶装置。
【請求項５】
前記第５電圧を生成する第２電圧生成回路をさらに備え、
少なくとも前記ゲートに前記第３電圧が印加される期間の間、前記第２電圧生成回路はディセーブルとされる、
請求項３に記載の記憶装置。
【請求項６】
第２ビット線と、
前記ビット線及び第２ビット線と接続されたセンスアンプと、
をさらに備え、
前記第３電圧は、接地電圧である、
請求項３に記載の記憶装置。
【請求項７】
前記第１期間の後、前記ビット線に前記第３電圧より高い第６電圧が印加され、前記第６電圧の印加の後に前記ビット線に前記第６電圧より高い第７電圧が印加される、
請求項１に記載の記憶装置。
【請求項８】
前記プレート線に前記第４電圧が印加される期間の少なくとも一部の間に亘って、前記ビット線に前記第７電圧が印加される、
請求項７に記載の記憶装置。
【請求項９】
前記第６電圧を生成する第３電圧生成回路をさらに備え、
少なくとも前記ビット線に前記第７電圧が印加される期間の間、前記第３電圧生成回路はディセーブルとされる、
請求項７に記載の記憶装置。
【請求項１０】
前記第７電圧は、電源電圧である、
請求項７に記載の記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、概して、記憶装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
記憶装置として、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。ＤＲＡＭのメモリセルは、キャパシタとトランジスタを含む。メモリセルは、キャパシタに蓄積されている電荷に基づいて、データを保持する。データ読出しの対象のメモリセルのデータに基づく電圧がセンスアンプによって増幅され、これによって、記憶されているデータが判別される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１６８６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高いデータ保持性能を有する記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による記憶装置は、トランジスタと、キャパシタと、プレート線と、ビット線と、を含む。上記トランジスタは、酸化物半導体を含み、第１端、第２端、及びゲートを含む。上記キャパシタは、第３端、及び上記第２端と接続された第４端を含む。上記プレート線は、上記第３端と接続されている。上記ビット線は、上記第１端と接続されている。上記ゲートに第１電圧が印加されている第１期間の間、上記プレート線に上記第１電圧より低い第２電圧が印加され、上記ゲートに上記第１電圧より低い第３電圧が印加されている第２期間の少なくとも一部の間、上記プレート線に上記第２電圧より高い第４電圧が印加される。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態の記憶装置の構成要素及び構成要素の接続を示す。
図２は、第１実施形態の記憶装置のコア回路の構成要素及び構成要素の接続を示す。
図３は、第１実施形態の記憶装置のサブコア回路の一部の構成要素及び構成要素の接続を示す。
図４は、第１実施形態の記憶装置のメモリセルアレイの構成要素及び構成要素の接続の一例を示す。
図５は、第１実施形態の記憶装置のメモリセルアレイの構成要素及び構成要素の接続の別の例を示す。
図６は、第１実施形態の記憶装置のメモリセルアレイの構造の一例を模式的に示す。
図７は、第１実施形態の記憶装置のセンスアンプの一部の構成要素及び構成要素の接続を示す。
図８は、第１実施形態の記憶装置の電圧生成回路及びドライバの一部の構成要素及び構成要素の接続を示す。
図９は、第１実施形態の記憶装置の幾つかの配線、ノード、及び信号の電位を時間に沿って示す。
図１０は、第１実施形態の記憶装置の動作の間の一状態の第１例を示す。
図１１は、第１実施形態の記憶装置の動作の間の一状態の第２例を示す。
図１２は、比較例及び第１実施形態の記憶装置での電位差を示す。
図１３は、第２実施形態の記憶装置のドライバの一部の構成要素及び構成要素の接続を示す。
図１４は、第２実施形態の記憶装置の幾つかの配線、ノード、及び信号の電位を時間に沿って示す。
図１５は、第３実施形態の記憶装置のドライバの一部の構成要素及び構成要素の接続を示す。
図１６は、第３実施形態の記憶装置の幾つかの配線、ノード、及び信号の電位を時間に沿って示す。
図１７は、第４実施形態の記憶装置の電圧生成回路及びドライバの一部の構成要素及び構成要素の接続を示す。
図１８は、第４実施形態の記憶装置の電圧と温度の関係を示す。
図１９は、第４実施形態の記憶装置の電圧生成回路の一部の構成要素及び構成要素の接続を示す。
図２０は、第５実施形態の記憶装置の電圧生成回路及びドライバの一部の構成要素及び構成要素の接続を示す。
図２１は、第５実施形態の記憶装置の電圧と温度の関係を示す。
図２２は、第５実施形態の記憶装置の電圧生成回路の一部の構成要素及び構成要素の接続を示す。
図２３は、第５実施形態の記憶装置の電圧生成回路の一部の構成要素及び構成要素の接続を示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る記述済みの実施形態に後続する実施形態では、記述済みの実施形態と異なる点が主に記述される。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００８】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【０００９】
１．第１実施形態
１．１．構成（構造）
１．１．１．全体
図１は、第１実施形態の記憶装置の構成要素及び構成要素の接続を示す。記憶装置１は、データを記憶する装置である。記憶装置１は、コア回路１１、入出力回路１２、制御回路１３、デコード回路１４、ページバッファ１５、電圧生成回路１６、及びドライバ１７を含む。
【００１０】
コア回路１１は、メモリセルＭＣ、及びメモリセルＭＣにアクセスするための配線並びに周辺回路を含む回路である。メモリセルＭＣは、データを不揮発に記憶する素子である。配線は、ワード線ＷＬ及びビット線ＢＬを含む。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。ワード線ＷＬは、１つのロウアドレスを割り当てられている。ビット線ＢＬは、１つのカラムアドレスを割り当てられている。１つの行の選択及び１つの列の選択により、１つのメモリセルＭＣが特定される。
（【００１１】以降は省略されています）

関連特許