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公開番号2025041425
公報種別公開特許公報(A)
公開日2025-03-26
出願番号2023148724
出願日2023-09-13
発明の名称メモリシステムおよびその制御方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類G11C 11/56 20060101AFI20250318BHJP(情報記憶)
要約【課題】信頼性を向上させることができるメモリシステムおよびその制御方法を提供する。
【解決手段】本実施形態に係るメモリシステムは、複数のメモリセルを有するメモリデバイスと、メモリコントローラと、を備える。メモリコントローラは、複数のメモリセルから読み出したデータのエラービット数を計測し、計測されたエラービット数に基づいて、複数のメモリセルの閾値電圧分布における書き込み分布間隔を制御する。
【選択図】図9
特許請求の範囲【請求項１】
複数のメモリセルを有するメモリデバイスと、
前記複数のメモリセルから読み出したデータのエラービット数を計測し、
計測された前記エラービット数に基づいて、前記複数のメモリセルの閾値電圧分布における書き込み分布間隔を制御する、
メモリコントローラと、
を備える、メモリシステム。
続きを表示（約 850 文字）【請求項２】
前記メモリコントローラは、前記エラービット数と前記書き込み分布間隔の調整量との対応関係と、計測された前記エラービット数と、に基づいて、前記書き込み分布間隔を制御する、請求項１に記載のメモリシステム。
【請求項３】
前記メモリコントローラは、
計測された前記エラービット数を前記対応関係に適用することにより、前記書き込み分布間隔の調整量を生成して記憶部に記憶させ、
前記記憶部に記憶された前記書き込み分布間隔の調整量に基づいて、前記書き込み分布間隔を制御する、請求項２に記載のメモリシステム。
【請求項４】
前記メモリコントローラは、前記複数のメモリセルを含む所定の単位で、前記書き込み分布間隔を制御する、請求項１に記載のメモリシステム。
【請求項５】
前記所定の単位は、メモリチップ、ブロック、または、ワードラインを含む、請求項４に記載のメモリシステム。
【請求項６】
前記メモリコントローラは、制御された前記書き込み分布間隔で、前記複数のメモリセルのプログラムを実行させる、請求項１に記載のメモリシステム。
【請求項７】
前記メモリコントローラは、前記書き込み分布間隔の調整量に基づいて、前記メモリセルの読み出し電圧を制御する、請求項１に記載のメモリシステム。
【請求項８】
前記メモリコントローラは、前記複数のメモリセルのリード処理を定期的に行うことにより前記エラービット数を計測する、請求項１に記載のメモリシステム。
【請求項９】
複数のメモリセルを有するメモリデバイスを制御する方法であって、
前記複数のメモリセルから読み出したデータのエラービット数を計測することと、
計測された前記エラービット数に基づいて、前記複数のメモリセルの閾値電圧分布における書き込み分布間隔を制御することと、
を具備する、制御方法。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、メモリシステムおよびその制御方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
複数のメモリセルを含むメモリデバイスを備えるストレージ装置がある。近年のストレージ装置の大容量化に伴い、１つのメモリセルが記憶できるデータ量を多値化により増やすことが行われる。多値化の一例として、ＱＬＣ（Quad-Level Cell）を用いたデータの記憶がある。しかし、ＱＬＣでは、書き込み後の各メモリセルの閾値電圧は１６通りの何れかとなるため、閾値電圧分布が細くなる。メモリセルに対するストレスによる閾値電圧分布の変化によって、信頼性の低下が問題となる。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開２０２１／０１４３８２１号明細書
米国特許第８９９５１９７号明細書
特許第５４１０５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性を向上させることができるメモリシステムおよびその制御方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態によるメモリシステムは、複数のメモリセルを有するメモリデバイスと、メモリコントローラと、を備える。メモリコントローラは、前記複数のメモリセルから読み出したデータのエラービット数を計測し、計測された前記エラービット数に基づいて、前記複数のメモリセルの閾値電圧分布における書き込み分布間隔を制御する。
【図面の簡単な説明】
【０００６】
第１実施形態に係る情報処理システムの構成を示すブロック図である。
第１実施形態に係るメモリユニットの構成を示すブロック図である。
第１実施形態に係るメモリセルアレイの構成を示す回路図である。
第１実施形態に係るＣＰＵの機能構成を示すブロック図である。
第１実施形態に係るＲＯＭが記憶する内容を示すブロック図である。
第１実施形態に係るメモリセルの閾値電圧分布を示す図である。
第１実施形態に係るメモリセルのエラービット数を示す図である。
第１実施形態に係るワードラインごとのメモリセルのエラービット数を示すグラフである。
第１実施形態に係るメモリシステムの動作を示すフローチャートである。
第１実施形態に係るパラメータリストの内容を示す図である。
第１実施形態に係るＥｒ状態～Ｇ状態の閾値電圧分布のうち隣接する２つの閾値電圧分布間の書き込み分布間隔を大きくする例を示す図である。
第１実施形態に係るＥｒ状態～Ｇ状態の閾値電圧分布のうち隣接する２つの閾値電圧分布間の書き込み分布間隔を小さくする例を示す図である。
第１実施形態に係る設定テーブルの内容を示す図である。
第１実施形態に係るメモリシステムの動作を示すフローチャートである。
第１実施形態に係るメモリシステムの動作を示すフローチャートである。
第２実施形態に係るメモリの構成を示すブロック図である。
第２実施形態に係るメモリシステムの動作を示すフローチャートである。
第２実施形態に係る設定テーブルの内容を示す図である。
第２実施形態に係るメモリシステムの動作を示すフローチャートである。
第２実施形態に係るメモリシステムの動作を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る情報処理システムの構成を示すブロック図である。
【０００９】
第１実施形態の情報処理システムは、メモリシステム１と、ホスト装置２とを含む。メモリシステム１は、例えば、メモリカード、ＵＦＳ（Universal Flash Storage）、またはＳＳＤ（Solid State Drive）である。メモリシステム１は、例えば、ホスト装置２の外部記憶装置として機能する。ホスト装置２は、情報処理装置である。ホスト装置２は、例えば、パーソナルコンピュータ、サーバ装置、モバイル装置である。ホスト装置２は、メモリシステム１に対するアクセス要求（リード要求、ライト（プログラム）要求、およびイレース要求）を発行することが可能である。
【００１０】
メモリシステム１は、メモリコントローラ１１と、メモリ１２とを備えている。
（【００１１】以降は省略されています）

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