特許ウォッチ

公開番号2025043181
公報種別公開特許公報(A)
公開日2025-03-28
出願番号2023150553
出願日2023-09-15
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類G11C 16/10 20060101AFI20250321BHJP(情報記憶)
要約【課題】信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第1導電層と、第1導電層と第1方向に隣接する第2導電層とを含む。複数の書き込みループは、それぞれ、第1導電層に対してプログラム電圧を供給し、ビット線に対して第1ビット線電圧を供給する第1プログラム動作と、第1導電層に対してプログラム電圧を供給し、ビット線に対して第1ビット線電圧よりも大きい第2ビット線電圧を供給する第2プログラム動作と、を含む。プログラム電圧は、書き込みループの実行回数の増大と共に、オフセット電圧ずつ増大する。書き込み動作は、第2導電層がLowステート状態に制御されているか否かを判定する状態判定動作を含む。第2導電層がLowステート状態に制御されている場合、第1プログラム動作を実行し、第2導電層がLowステート状態に制御されていない場合、第2プログラム動作を実行する。
【選択図】図22
特許請求の範囲【請求項１】
基板と、
前記基板の表面と交差する第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層と対向する第１半導体層と、
前記複数の導電層及び前記第１半導体層の間に設けられた電荷蓄積層と、
前記第１半導体層の前記第１方向の一端部に電気的に接続されたビット線と、
前記複数の導電層及び前記ビット線に電気的に接続された制御回路と
を備え、
前記複数の導電層は、第１導電層と、前記第１導電層と前記第１方向に隣接する第２導電層と、を含み、
前記制御回路は、書き込み動作を実行可能に構成され、
前記書き込み動作は、複数の書き込みループを含み、
前記複数の書き込みループは、それぞれ、
前記第１導電層に対してプログラム電圧を供給し、前記第２導電層に対して前記プログラム電圧よりも小さい書き込みパス電圧を供給し、前記ビット線に対して第１ビット線電圧を供給する第１プログラム動作と、
前記第１導電層に対して前記プログラム電圧を供給し、前記第２導電層に対して前記書き込みパス電圧を供給し、前記ビット線に対して前記第１ビット線電圧よりも大きい第２ビット線電圧を供給する第２プログラム動作と、を含み、
前記プログラム電圧は、前記書き込みループの実行回数の増大と共に、オフセット電圧ずつ増大し、
前記書き込み動作は、前記第２導電層がＬｏｗステート状態に制御されているか否かを判定する状態判定動作を含み、
前記第２導電層が前記Ｌｏｗステート状態に制御されている場合、前記第１プログラム動作を実行し、
前記第２導電層が前記Ｌｏｗステート状態に制御されていない場合、前記第２プログラム動作を実行する
半導体記憶装置。
続きを表示（約 2,000 文字）【請求項２】
前記状態判定動作は、前記第２導電層が消去状態に制御されているか否かを判定する
請求項１記載の半導体記憶装置。
【請求項３】
前記状態判定動作は、前記書き込みループに含まれる
請求項１記載の半導体記憶装置。
【請求項４】
前記複数の書き込みループは、それぞれ、
前記第１導電層に対してベリファイ電圧を供給し、前記第２導電層に対して前記プログラム電圧よりも小さい読み出しパス電圧を供給するベリファイ動作を含み、
前記ベリファイ動作は、正規のセンスレベルよりも低い第１センスレベルでベリファイを実行すると共に、前記正規のセンスレベルである第２センスレベルでベリファイを実行する
請求項１記載の半導体記憶装置。
【請求項５】
前記第１センスレベルのベリファイの結果がベリファイＰＡＳＳであり、前記第２導電層が前記Ｌｏｗステート状態に制御されている場合、前記第１プログラム動作を実行し、
前記第１センスレベルのベリファイの結果がベリファイＰＡＳＳであり、前記第２導電層が前記Ｌｏｗステート状態に制御されていない場合、前記第２プログラム動作を実行する
請求項１記載の半導体記憶装置。
【請求項６】
前記第２導電層は、前記第１導電層と前記第１方向の正側及び負側の少なくとも一方に隣接する
請求項１記載の半導体記憶装置。
【請求項７】
基板と、
前記基板の表面と交差する第１方向に並ぶ複数の導電層と、
前記第１方向に延伸し、前記複数の導電層と対向する第１半導体層と、
前記複数の導電層及び前記第１半導体層の間に設けられた電荷蓄積層と、
前記第１半導体層の前記第１方向の一端部に電気的に接続されたビット線と、
前記複数の導電層及び前記ビット線に電気的に接続された制御回路と
を備え、
前記複数の導電層は、第１導電層と、前記第１導電層と前記第１方向に隣接する第２導電層と、を含み、
前記制御回路は、書き込み動作を実行可能に構成され、
前記書き込み動作は、複数の書き込みループを含み、
前記複数の書き込みループは、それぞれ、
前記第１導電層に対してプログラム電圧を供給し、前記第２導電層に対して前記プログラム電圧よりも小さい書き込みパス電圧を供給し、前記ビット線に対して第１ビット線電圧を供給する第１プログラム動作と、
前記第１導電層に対して前記プログラム電圧を供給し、前記第２導電層に対して前記書き込みパス電圧を供給し、前記ビット線に対して前記第１ビット線電圧よりも大きい第２ビット線電圧を供給する第２プログラム動作と、
前記第１導電層に対してベリファイ電圧を供給し、前記第２導電層に対して前記プログラム電圧よりも小さい読み出しパス電圧を供給するベリファイ動作と、を含み、
前記プログラム電圧は、前記書き込みループの実行回数の増大と共に、オフセット電圧ずつ増大し、
前記書き込み動作は、前記第２導電層がＬｏｗステート状態に制御されているか否かを判定する状態判定動作を含み、
前記ベリファイ動作は、正規のセンスレベルよりも低い第１センスレベルでベリファイを実行し、前記正規のセンスレベルである第２センスレベルでベリファイを実行し、前記正規のセンスレベルよりも高い第３センスレベルでベリファイを実行し、
前記第１センスレベルのベリファイの結果がベリファイＦＡＩＬである場合、前記第１プログラム動作を実行し、
前記第１センスレベルのベリファイの結果がベリファイＰＡＳＳであり、前記第２導電層が前記Ｌｏｗステート状態に制御されていない場合、前記第２センスレベルのベリファイの結果がベリファイＰＡＳＳになるまで、前記第２プログラム動作を実行し、
前記第１センスレベルのベリファイの結果がベリファイＰＡＳＳであり、前記第２導電層が前記Ｌｏｗステート状態に制御されている場合、前記第２センスレベルのベリファイの結果がベリファイＰＡＳＳになるまで、前記第２プログラム動作を実行する
半導体記憶装置。
【請求項８】
前記状態判定動作は、前記第２導電層が消去状態に制御されているか否かを判定する
請求項７記載の半導体記憶装置。
【請求項９】
前記状態判定動作は、前記書き込みループに含まれない
請求項７記載の半導体記憶装置。
【請求項１０】
前記第２導電層は、前記第１導電層と前記第１方向の正側及び負側の少なくとも一方に隣接する
請求項７記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し複数の第１導電層に対向する半導体層と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２０／０３５００２２
特開２０１２－１９０５２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信頼性の高い半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸し、複数の導電層と対向する第１半導体層と、複数の導電層及び第１半導体層の間に設けられた電荷蓄積層と、第１半導体層の第１方向の一端部に電気的に接続されたビット線と、複数の導電層及びビット線に電気的に接続された制御回路と、を備える。複数の導電層は、第１導電層と、第１導電層と第１方向に隣接する第２導電層と、を含む。制御回路は、書き込み動作を実行可能に構成され、書き込み動作は、複数の書き込みループを含む。複数の書き込みループは、それぞれ、第１導電層に対してプログラム電圧を供給し、第２導電層に対してプログラム電圧よりも小さい書き込みパス電圧を供給し、ビット線に対して第１ビット線電圧を供給する第１プログラム動作と、第１導電層に対してプログラム電圧を供給し、第２導電層に対して書き込みパス電圧を供給し、ビット線に対して第１ビット線電圧よりも大きい第２ビット線電圧を供給する第２プログラム動作と、を含む。プログラム電圧は、書き込みループの実行回数の増大と共に、オフセット電圧ずつ増大する。書き込み動作は、第２導電層がＬｏｗステート状態に制御されているか否かを判定する状態判定動作を含む。第２導電層がＬｏｗステート状態に制御されている場合、第１プログラム動作を実行し、第２導電層がＬｏｗステート状態に制御されていない場合、第２プログラム動作を実行する。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
同メモリシステム１０の構成例を示す模式的な側面図である。
同構成例を示す模式的な平面図である。
第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
第１実施形態に係るメモリダイＭＤの一部の構成を示す模式的な回路図である。
センスアンプモジュールＳＡＭの構成を示す模式的な回路図である。
センスアンプユニットＳＡＵの構成を示す模式的な回路図である。
第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
チップＣ
Ｍ
の構成例を示す模式的な底面図である。
メモリセルアレイＭＣＡの一部の構成を示す模式的な斜視図である。
メモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。
メモリセルＭＣに記録されるデータについて説明するための模式的な図である。
ラッチ回路ＸＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ，ＴＤＬ，ＳＤＬに格納されるデータを示す図である。
第１実施形態に係る書き込み動作について説明するための模式的なフローチャートである。
第１実施形態に係る書き込み動作について説明するための模式的な波形図である。
プログラム動作について説明するための模式的な断面図である。
ベリファイ動作について説明するための模式的な断面図である。
隣接メモリセルＭＣの読み出し動作について説明するための模式的な波形図である。
隣接メモリセルＭＣの読み出し動作について説明するための模式的な断面図である。
ループ回数ｎ
Ｗ
とプログラム電圧Ｖ
ＰＧＭ
との関係を説明するための図である。
ループ回数ｎ
Ｗ
とプログラム電圧Ｖ
ＰＧＭ
との関係を説明するための図である。
第１実施形態のプログラム動作及びベリファイ動作について説明するための図である。
第１実施形態の書き込み動作の実行順について説明するための模式的な断面図である。
第１実施形態の書き込み動作後のキャリアの状態を示す模式的な断面図である。
第１実施形態の書き込み動作後のしきい値電圧のダウンシフトについて説明するための図である。
第２実施形態に係る書き込み動作について説明するための模式的なフローチャートである
第２実施形態に係るセンスアンプユニットＳＡＵの構成を示す模式的な回路図である。
第２実施形態のプログラム動作及びベリファイ動作について説明するための図である。
第３実施形態の書き込み動作の実行順について説明するための模式的な断面図である。
第４実施形態の書き込み動作の実行順について説明するための模式的な断面図である。
第４実施形態の書き込み動作後のキャリアの状態を示す模式的な断面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において「制御回路」と言った場合には、メモリダイに設けられたシーケンサ等の周辺回路を意味する事もあるし、メモリダイに接続されたコントローラダイ又はコントローラチップ等を意味する事もあるし、これらの双方を含む構成を意味する事もある。
【００１０】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
（【００１１】以降は省略されています）

関連特許