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公開番号2025044582
公報種別公開特許公報(A)
公開日2025-04-02
出願番号2023152249
出願日2023-09-20
発明の名称半導体記憶装置及びメモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/30 20060101AFI20250326BHJP(情報記憶)
要約【課題】書き込み動作、読み出し動作、あるいは消去動作において各動作間の時間を短縮することができる半導体記憶装置及びメモリシステムを提供する。
【解決手段】実施形態の半導体記憶装置は、データを記憶可能な第1メモリセルMTと、第1メモリセルに対する第1動作及び第2動作を制御する制御回路と、第1動作で用いられる第1電圧、及び第2動作で用いられる第2電圧を出力する電圧生成回路17Aとを備える。制御回路は、外部から入力された第1コマンドに基づいて、第1動作の終了後から第2動作の開始前まで、電圧生成回路17Aから出力される第1電圧を維持するように構成される。
【選択図】図13
特許請求の範囲【請求項１】
データを記憶可能な第１メモリセルと、
前記第１メモリセルに対する第１動作及び第２動作を制御する制御回路と、
前記第１動作で用いられる第１電圧、及び前記第２動作で用いられる第２電圧を出力する電圧生成回路と、
を具備し、
前記制御回路は、
外部から入力された第１コマンドに基づいて、前記第１動作の終了後から前記第２動作の開始前まで、前記電圧生成回路から出力される前記第１電圧を維持するように、構成された半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記第１電圧は、前記第１動作の終了後から第１の時間、維持される請求項１に記載の半導体記憶装置。
【請求項３】
前記第１電圧は、前記第１の時間維持された後、前記第２電圧に設定されて前記第２動作に用いられる請求項２に記載の半導体記憶装置。
【請求項４】
前記第１メモリセルに接続されたワード線をさらに備え、
前記第１動作及び第２動作は書き込み動作であり、
前記第１動作では、前記第１電圧が前記ワード線に供給され、
前記第２動作では、前記第２電圧が前記ワード線に供給される請求項１に記載の半導体記憶装置。
【請求項５】
前記第１メモリセルに接続されたワード線をさらに備え、
前記第１動作及び第２動作は読み出し動作であり、
前記第１動作では、前記第１電圧が前記ワード線に供給され、
前記第２動作では、前記第２電圧が前記ワード線に供給される請求項１に記載の半導体記憶装置。
【請求項６】
データを記憶可能な第２メモリセルと、
前記第１メモリセルに接続された第１ソース線と、
前記第２メモリセルに接続された第２ソース線と、
をさらに備え、
前記第１動作及び第２動作は消去動作であり、
前記第１動作では、前記第１電圧が前記第１ソース線に供給され、
前記第２動作では、前記第２電圧が前記第２ソース線に供給される請求項１に記載の半導体記憶装置。
【請求項７】
前記第１動作及び前記第２動作の各々は、書き込み動作、読み出し動作、及び消去動作のいずれか１つである請求項１に記載の半導体記憶装置。
【請求項８】
前記制御回路は、外部から入力された第２コマンドに基づいて前記第１動作及び第２動作を制御し、
前記第１コマンドは、前記第２コマンドの前に入力される請求項１に記載の半導体記憶装置。
【請求項９】
前記第１コマンドは、前記第１動作の終了後から前記第２動作の開始前まで、前記第１電圧を維持するように前記制御回路に命ずるコマンドである請求項１に記載の半導体記憶装置。
【請求項１０】
前記第１コマンドは、“Set Feature”コマンドであり、前記“Set Feature”コマンドによりパラメータが設定され、
前記制御回路は、前記パラメータに基づいて、前記第１動作の終了後から前記第２動作の開始前まで、前記第１電圧を維持するように構成された請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びメモリシステムに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
半導体記憶装置として、例えば、メモリセルが二次元あるいは三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。また、ＮＡＮＤ型フラッシュメモリと、ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラとを備えるメモリシステムが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１３－１９２３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み動作、読み出し動作、あるいは消去動作において各動作間の時間を短縮することができる半導体記憶装置及びメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、データを記憶可能な第１メモリセルと、前記第１メモリセルに対する第１動作及び第２動作を制御する制御回路と、前記第１動作で用いられる第１電圧、及び前記第２動作で用いられる第２電圧を出力する電圧生成回路とを具備する。前記制御回路は、外部から入力された第１コマンドに基づいて、前記第１動作の終了後から前記第２動作の開始前まで、前記電圧生成回路から出力される前記第１電圧を維持するように構成される。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステムの構成を示すブロック図である。
第１実施形態に係る半導体記憶装置の構成を示すブロック図である。
第１実施形態に係るメモリセルアレイ内のブロックの回路図である。
第１実施形態に係るメモリセルアレイの平面レイアウトの一部を示す図である。
図４におけるＶ－Ｖ線に沿った断面を示す図である。
図５におけるVI－VI線に沿った断面を示す図である。
第１実施形態に係る電圧生成回路の構成の一例を示す図である。
第１実施形態に係るメモリセルトランジスタの取り得る閾値電圧分布とデータの関係を示す図である。
第１実施形態に係る連続動作における内部電圧を示す図である。
比較例の連続動作における内部電圧を示す図である。
第１実施形態に係る書き込み動作におけるコマンドシーケンスの第１例を示す図である。
第１実施形態に係る書き込み動作におけるコマンドシーケンスの第２例を示す図である。
第１実施形態に係る書き込み動作における内部電圧及び書き込み電圧を示す図である。
比較例の書き込み動作における内部電圧及び書き込み電圧を示す図である。
第１実施形態に係る読み出し動作におけるコマンドシーケンスの第１例を示す図である。
第１実施形態に係る読み出し動作におけるコマンドシーケンスの第２例を示す図である。
第１実施形態に係る読み出し動作における内部電圧及び読み出し電圧を示す図である。
比較例の読み出し動作における内部電圧及び読み出し電圧を示す図である。
第１実施形態に係る消去動作におけるコマンドシーケンスの第１例を示す図である。
第１実施形態に係る消去動作におけるコマンドシーケンスの第２例を示す図である。
第１実施形態に係る消去動作における内部電圧及び消去電圧を示す図である。
比較例の消去動作における内部電圧及び消去電圧を示す図である。
第２実施形態に係る消去動作、書き込み動作、及び読み出し動作におけるコマンドシーケンスの第１例を示す図である。
第２実施形態に係る消去動作、書き込み動作、及び読み出し動作におけるコマンドシーケンスの第２例を示す図である。
第２実施形態に係る消去動作、書き込み動作、及び読み出し動作における内部電圧、消去電圧、書き込み電圧、及び読み出し電圧を示す図である。
【発明を実施するための形態】
【０００７】
以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
【０００８】
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。
【０００９】
以下に、実施形態の半導体記憶装置及びメモリコントローラを備えるメモリシステムについて説明する。半導体記憶装置としては、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げる。
【００１０】
例えば、メモリシステムにおいて、半導体記憶装置にデータの書き込み、読み出し、及び消去といった動作を実行させる場合、メモリコントローラから半導体記憶装置に書き込み、読み出し、及び消去を命ずる動作コマンドが送信される。
（【００１１】以降は省略されています）

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