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公開番号2024128463
公報種別公開特許公報(A)
公開日2024-09-24
出願番号2023037449
出願日2023-03-10
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人高橋・林アンドパートナーズ
主分類G11C 16/08 20060101AFI20240913BHJP(情報記憶)
要約【課題】メモリセルの電力消費性と信頼性を向上すること。
【解決手段】半導体記憶装置は、直列に接続された複数の第1メモリセルを含む第1ストリング、第1メモリセルの第1チャネルと一部を共有する第2チャネルが直列に接続された複数の第2メモリセルを含む第2ストリング、直列に接続された複数の第3メモリセルを含む第3ストリング、第3メモリセルの第3チャネルと一部を共有する第4チャネルが直列に接続された複数の第4メモリセルを含む第4ストリング、複数の第1ワード線、および複数の第2ワード線、第2メモリセルおよび第4メモリセルへデータを書き込む場合、書き込み動作の第1動作において、第1メモリセルおよび第3メモリセルに接続された第1ワード線に基準電圧より大きい第1電圧を供給し、第2メモリセルおよび第4メモリセルに接続された第2ワード線に基準電圧より大きい第2電圧を供給するドライバと、を有する。
【選択図】図13
特許請求の範囲【請求項１】
第１半導体ピラーと、
断面視において、前記第１半導体ピラーに隣接する第２半導体ピラーと、
前記第１半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第１メモリセルを含む第１ストリングと、
前記第１半導体ピラーに対して前記第１半導体ピラーの第１側とは反対側の第２側に設けられ、前記第１メモリセルで形成される第１チャネルと前記第１半導体ピラーの一部を共有する第２チャネルを形成し、直列に電気的に接続された複数の第２メモリセルを含む第２ストリングと、
前記第２半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第３メモリセルを含む第３ストリングと、
前記第２半導体ピラーに対して前記第２半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第２ストリングに対向して設けられ、前記第３メモリセルで形成される第３チャネルと前記第２半導体ピラーの一部を共有する第４チャネルを形成し、直列に電気的に接続された複数の第４メモリセルを含む第４ストリングと、
複数の前記第１メモリセルの各々および複数の前記第３メモリセルの各々に共通に設けられる複数の第１ワード線と、
複数の前記第２メモリセルの各々および複数の前記第４メモリセルの各々に共通に設けられる複数の第２ワード線と、
複数の前記第２メモリセルのうちｋ番目の第２メモリセルおよび複数の前記第４メモリセルのうちｋ番目の第４メモリセルへデータを書き込む場合、書き込み動作の第１動作において、前記ｋ番目の第１メモリセルおよび前記ｋ番目の第３メモリセルに電気的に接続されたｋ番目の前記第１ワード線に基準電圧より大きい第１電圧を供給し、前記ｋ番目の第２メモリセルおよび前記ｋ番目の第４メモリセルに電気的に接続されたｋ番目の前記第２ワード線に基準電圧より大きい第２電圧を供給するドライバと、
を有する、半導体記憶装置。
続きを表示（約 2,900 文字）【請求項２】
前記第１半導体ピラーと前記第２半導体ピラーは、同一のソース線に電気的に接続され、
前記第１動作において、前記ドライバは、前記ソース線に前記第１電圧と同一または略同一の第３電圧を供給する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１動作において、前記ドライバは、前記複数の第１ワード線に前記第１電圧を供給し、前記複数の第２ワード線に前記第２電圧を供給する、
請求項２に記載の半導体記憶装置。
【請求項４】
断面視において、前記第２半導体ピラーに隣接する第３半導体ピラーと、
断面視において、前記第３半導体ピラーに隣接する第４半導体ピラーと、
前記第３半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第５メモリセルを含む第５ストリングと、
前記第３半導体ピラーに対して前記第３半導体ピラーの第１側とは反対側の第２側に設けられ、前記第５メモリセルで形成される第５チャネルと前記第３半導体ピラーの一部を共有する第６チャネルを形成し、直列に電気的に接続された複数の第６メモリセルを含む第６ストリングと、
前記第４半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第７メモリセルを含む第７ストリングと、
前記第４半導体ピラーに対して前記第４半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第６ストリングに対向して設けられ、前記第７メモリセルで形成される第７チャネルと前記第４半導体ピラーの一部を共有する第８チャネルを形成し、直列に電気的に接続された複数の第８メモリセルを含む第８ストリングと、
複数の前記第５メモリセルの各々および複数の前記第７メモリセルの各々に共通に設けられる複数の第３ワード線と、
複数の前記第６メモリセルの各々および複数の前記第８メモリセルの各々に共通に設けられる複数の第４ワード線と、
をさらに有し、
前記第１動作において、前記ドライバは、前記ｋ番目の第６メモリセルおよび前記ｋ番目の第８メモリセルに電気的に接続されたｋ番目の前記第４ワード線に前記第１電圧を供給する、
請求項３に記載の半導体記憶装置。
【請求項５】
前記第１動作において、前記ドライバは、前記複数の第４ワード線に前記第１電圧を供給する、
請求項４に記載の半導体記憶装置。
【請求項６】
前記第１動作において、前記複数の第３ワード線の電圧は前記第１電圧に上昇する、
請求項５に記載の半導体記憶装置。
【請求項７】
前記第１動作に続く第２動作において、
前記ドライバはｋ番目以上の前記第１ワード線およびｋ番目以上の前記第２ワード線に前記第２電圧より大きい第４電圧を供給する、
請求項６に記載の半導体記憶装置。
【請求項８】
前記第２動作において、
前記ドライバはｋ番目の前記第２ワード線に前記第４電圧より大きい第５電圧を供給し、
前記ｋ番目の第２メモリセルおよび前記ｋ番目の第３メモリセルに所望の電圧を書き込む、
請求項７に記載の半導体記憶装置。
【請求項９】
第１半導体ピラーと、
断面視において、前記第１半導体ピラーに隣接する第２半導体ピラーと、
前記第１半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第１メモリセルを含む第１ストリングと、
前記第１半導体ピラーに対して前記第１半導体ピラーの第１側とは反対側の第２側に設けられ、前記第１メモリセルで形成される第１チャネルと前記第１半導体ピラーの一部を共有する第２チャネルを形成し、直列に電気的に接続された複数の第２メモリセルを含む第２ストリングと、
前記第２半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第３メモリセルを含む第３ストリングと、
前記第２半導体ピラーに対して前記第２半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第２ストリングに対向して設けられ、前記第３メモリセルで形成される第３チャネルと前記第２半導体ピラーの一部を共有する第４チャネルを形成し、直列に電気的に接続された複数の第４メモリセルを含む第４ストリングと、
複数の前記第１メモリセルの各々および複数の前記第３メモリセルの各々に共通に設けられる複数の第１ワード線と、
複数の前記第２メモリセルの各々および複数の前記第４メモリセルの各々に共通に設けられる複数の第２ワード線と、
複数の前記第２メモリセルおよび複数の前記第４メモリセルのデータを消去する場合、消去動作において、複数の前記第１メモリセルおよび複数の前記第３メモリセルに電気的に接続された複数の前記第１ワード線に基準電圧より大きい第１電圧を供給し、複数の前記第２メモリセルおよび複数の前記第４メモリセルに電気的に接続された複数の前記第２ワード線に基準電圧を供給するドライバと、
を有する、半導体記憶装置。
【請求項１０】
断面視において、前記第２半導体ピラーに隣接する第３半導体ピラーと、
断面視において、前記第３半導体ピラーに隣接する第４半導体ピラーと、
前記第３半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第５メモリセルを含む第５ストリングと、
前記第３半導体ピラーに対して前記第３半導体ピラーの第１側とは反対側の第２側に設けられ、前記第５メモリセルで形成される第５チャネルと前記第３半導体ピラーの一部を共有する第６チャネルを形成し、直列に電気的に接続された複数の第６メモリセルを含む第６ストリングと、
前記第４半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第７メモリセルを含む第７ストリングと、
前記第４半導体ピラーに対して前記第４半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第６ストリングに対向して設けられ、前記第７メモリセルで形成される第７チャネルと前記第４半導体ピラーの一部を共有する第８チャネルを形成し、直列に電気的に接続された複数の第８メモリセルを含む第８ストリングと、
複数の前記第５メモリセルの各々および複数の前記第７メモリセルの各々に共通に設けられる複数の第３ワード線と、
複数の前記第６メモリセルの各々および複数の前記第８メモリセルの各々に共通に設けられる複数の第４ワード線と、
をさらに有し、
前記消去動作において、前記ドライバは、複数の前記第６メモリセルおよび複数の前記第８メモリセルに電気的に接続された複数の前記第４ワード線に前記第１電圧を供給する、
請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は半導体記憶装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－１６４０７０号公報
特開２０１７－１６８１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルの電力消費性と信頼性が向上した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体記憶装置は、第１半導体ピラーと、断面視において、第１半導体ピラーに隣接する第２半導体ピラーと、第１半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第１メモリセルを含む第１ストリングと、第１半導体ピラーに対して第１半導体ピラーの第１側とは反対側の第２側に設けられ、第１メモリセルで形成される第１チャネルと第１半導体ピラーの一部を共有する第２チャネルを形成し、直列に電気的に接続された複数の第２メモリセルを含む第２ストリングと、第２半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第３メモリセルを含む第３ストリングと、第２半導体ピラーに対して第２半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、第２ストリングに対向して設けられ、第３メモリセルで形成される第３チャネルと第２半導体ピラーの一部を共有する第４チャネルを形成し、直列に電気的に接続された複数の第４メモリセルを含む第４ストリングと、複数の第１メモリセルの各々および複数の第３メモリセルの各々に共通に設けられる複数の第１ワード線と、複数の第２メモリセルの各々および複数の第４メモリセルの各々に共通に設けられる複数の第２ワード線と、ドライバと、を有する。ドライバは、複数の第２メモリセルのうちｋ番目の第２メモリセルおよび複数の第４メモリセルのうちｋ番目の第４メモリセルへデータを書き込む場合、書き込み動作の第１動作において、ｋ番目の第１メモリセルおよびｋ番目の第３メモリセルに電気的に接続されたｋ番目の第１ワード線に基準電圧より大きい第１電圧（ＶＣＥＬＳＲＣ）を供給し、ｋ番目の第２メモリセルおよびｋ番目の第４メモリセルに電気的に接続されたｋ番目の第２ワード線に基準電圧より大きい第２電圧（ＶＣＨＰＣＨ）を供給する。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す図である。
第１実施形態に係るドレイン側セレクトゲート線、ビット線、およびメモリピラーの平面レイアウトを示す図である。
第１実施形態に係るワード線およびメモリピラーの平面レイアウトを示す図である。
図４に示される半導体記憶装置のＡ１－Ａ２に沿った断面図である。
図４に示される半導体記憶装置のＢ１－Ｂ２に沿った断面図である。
第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線またはワード線の電気的接続を説明するための図である。
第１の例において、図５に示されるメモリセルトランジスタのＣ１－Ｃ２線に沿った断面図である。
図８に示されるメモリセルトランジスタのＤ１－Ｄ２線に沿った断面図である。
第２の例において、図５に示されるメモリセルトランジスタのＣ１－Ｃ２線に沿った断面図である。
図１０に示されるメモリセルトランジスタのＥ１－Ｅ２線に沿った断面図である。
第１実施形態に係る半導体記憶装置において、隣接するメモリストリングの等価回路を示す図である。
第１実施形態に係る半導体記憶装置におけるデータ書き込み動作時における、各種信号のタイミングチャートを示す図である。
第１実施形態に係る半導体記憶装置における書き込み動作を説明する半導体記憶装置の切断部端面図である。
図１３に示すタイミングチャートの時刻Ｔ１および時刻Ｔ２における各種信号線に供給される電圧を説明するための図である。
第１実施形態に係る半導体記憶装置のベリファイ動作時における各種信号のタイミングチャートを示す図である。
第１実施形態に係る半導体記憶装置の消去動作時における各種信号のタイミングチャートを示す図である。
図１７に示すタイミングチャートの時刻Ｔ０における各種信号線に供給される電圧を説明するための図である。
変形例１の時刻Ｔ０における各種信号線に供給される電圧を説明するための図である。
変形例２の時刻Ｔ０における各種信号線に供給される電圧を説明するための図である。
変形例３の時刻Ｔ０における各種信号線に供給される電圧を説明するための図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、または類似する機能および構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（例えば、アルファベットの大文字、アルファベットの小文字、ハイフンとアルファベットの小文字と数字など）を付して区別する。
【０００８】
＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【０００９】
＜１．構成例＞
＜１－１．メモリシステム＞
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成は図１に示す構成に限定されない。
【００１０】
図１に示すように、メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄｓｔａｔｅｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。
（【００１１】以降は省略されています）

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