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公開番号2024126806
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2023035457
出願日2023-03-08
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人高橋・林アンドパートナーズ
主分類G11C 11/16 20060101AFI20240912BHJP(情報記憶)
要約【課題】書き込み動作に必要な電流を安定して供給することが可能なメモリシステムを提供すること。
【解決手段】メモリシステムは、第1方向に延伸する複数の第1配線と、第2方向に延伸する複数の第2配線と、前記第1配線と前記第2配線との間に接続されるメモリセルと、第1電圧を供給する第1電源線と、前記第1電源線と前記複数の第1配線との間に設けられ、前記メモリセルに対する書き込み動作に必要な電流を供給する第1トランジスタと、前記第1電源線と前記複数の第1配線との間において、前記第1トランジスタと並列に接続された第2トランジスタと、非選択である前記メモリセルに対応する前記第2配線に第2電圧を供給する第2電源線と、非選択である前記メモリセルに対応する前記第2配線から前記第2電源線に流れる電流を複製し、複製された電流に基づいて前記第2トランジスタを制御する第1電流複製回路と、を有する。
【選択図】図7
特許請求の範囲【請求項１】
第１方向に延伸する複数の第１配線と、
前記第１方向と交差する第２方向に延伸する複数の第２配線と、
前記第１配線と前記第２配線との間に接続されるメモリセルと、
第１電圧を供給する第１電源線と、
前記第１電源線と前記複数の第１配線との間に設けられ、前記メモリセルに対する書き込み動作に必要な電流を供給する第１トランジスタと、
前記第１電源線と前記複数の第１配線との間において、前記第１トランジスタと並列に接続された第２トランジスタと、
非選択である前記メモリセルに対応する前記第２配線に第２電圧を供給する第２電源線と、
非選択である前記メモリセルに対応する前記第２配線から前記第２電源線に流れる電流を複製し、複製された電流に基づいて前記第２トランジスタを制御する第１電流複製回路と、を有するメモリシステム。
続きを表示（約 3,300 文字）【請求項２】
非選択である前記メモリセルに対応する前記第１配線に第３電圧を供給する第３電源線と、
前記第３電源線と前記複数の第１配線との間に設けられた第３トランジスタと、
前記第２電源線と前記複数の第２配線との間に設けられた第４トランジスタと、
選択される前記メモリセルに対応する前記第２配線に第４電圧を供給する第４電源線と、をさらに有し、
前記第１電流複製回路は、前記第４トランジスタに流れる電流を複製し、複製された電流に基づいて前記第２トランジスタを制御する、請求項１に記載のメモリシステム。
【請求項３】
前記第１電流複製回路は、
前記第４トランジスタに接続された第１アンプ回路と、
前記第１アンプ回路に接続された第１カレントミラー回路と、を含み、
前記第２トランジスタは前記第１カレントミラー回路に含まれる、請求項２に記載のメモリシステム。
【請求項４】
前記第１電流複製回路は、
前記第２電源線に接続された第５トランジスタと、
前記第５トランジスタと前記第１カレントミラー回路との間の第６トランジスタと、を含み、
前記第４トランジスタのゲート端子及び前記第５トランジスタのゲート端子は共通で制御され、
前記第４トランジスタの第１端子は、前記第１アンプ回路に含まれる第１増幅器の第１入力端子に接続され、
前記第５トランジスタの第１端子は、前記第１増幅器の第２入力端子に接続され、
前記第４トランジスタの第２端子及び前記第５トランジスタの第２端子は、前記第２電源線に接続され、
前記第１増幅器の出力端子は、前記第６トランジスタのゲート端子に接続された、請求項３に記載のメモリシステム。
【請求項５】
前記第１カレントミラー回路は、前記第２トランジスタとゲート端子を共有する第７トランジスタを含み、
前記第２トランジスタの第１端子及び前記第７トランジスタの第１端子は、前記第１電源線に接続され、
前記第７トランジスタのゲート端子は、前記第７トランジスタの第２端子に接続され、
前記第６トランジスタは、前記第５トランジスタの第１端子と前記第７トランジスタの第２端子に接続されている、請求項４に記載のメモリシステム。
【請求項６】
前記第１電圧を供給する第３電源線と、
前記第３電源線と前記複数の第２配線との間に設けられ、前記メモリセルに対する書き込み動作に必要な電流を供給する第３トランジスタと、
前記第３電源線と前記複数の第２配線との間において、前記第３トランジスタと並列に接続された第４トランジスタと、
非選択である前記メモリセルに対応する前記第１配線に第３電圧を供給する第４電源線と、
非選択である前記メモリセルに対応する前記第１配線から前記第４電源線に流れる電流を複製し、複製された電流に基づいて前記第４トランジスタを制御する第２電流複製回路と、をさらに有する請求項１に記載のメモリシステム。
【請求項７】
前記第４電源線と前記複数の第１配線との間に設けられた第５トランジスタと、
前記第２電源線と前記複数の第２配線との間に設けられた第６トランジスタと、
選択される前記メモリセルに対応する前記第２配線に第４電圧を供給する第５電源線と、
前記第５電源線と前記複数の第２配線との間に設けられた第７トランジスタと、
選択される前記メモリセルに対応する前記第１配線に前記第４電圧を供給する第６電源線と、
前記第６電源線と前記複数の第１配線との間に設けられた第８トランジスタと、をさらに有し、
前記第１電流複製回路は、前記第７トランジスタがオン状態かつ前記第３トランジスタ及び前記第８トランジスタがオフ状態で、前記第６トランジスタに流れる電流を複製し、複製された電流に基づいて前記第２トランジスタを制御し、
前記第２電流複製回路は、前記第８トランジスタがオン状態かつ前記第１トランジスタ及び前記第７トランジスタがオフ状態で、前記第５トランジスタに流れる電流を複製し、複製された電流に基づいて前記第４トランジスタを制御する、請求項６に記載のメモリシステム。
【請求項８】
前記第１電流複製回路は、
前記第６トランジスタに接続された第１アンプ回路と、
前記第１アンプ回路に接続された第１カレントミラー回路と、を含み、
前記第２トランジスタは前記第１カレントミラー回路に含まれ、
前記第２電流複製回路は、
前記第５トランジスタに接続された第２アンプ回路と、
前記第２アンプ回路に接続された第２カレントミラー回路と、を含み、
前記第４トランジスタは前記第２カレントミラー回路に含まれる、請求項７に記載のメモリシステム。
【請求項９】
前記第１電流複製回路は、
前記第２電源線に接続された第９トランジスタと、
前記第９トランジスタと前記第１カレントミラー回路との間の第１０トランジスタと、を含み、
前記第１０トランジスタは、前記第１アンプ回路に含まれ、
前記第２電流複製回路は、
前記第４電源線に接続された第１１トランジスタと、
前記第１１トランジスタと前記第２カレントミラー回路との間の第１２トランジスタと、を含み、
前記第１２トランジスタは、前記第２アンプ回路に含まれ、
前記第６トランジスタのゲート端子及び前記第９トランジスタのゲート端子は共通で制御され、
前記第６トランジスタの第２端子及び前記第９トランジスタの第２端子は、前記第２電源線に接続され、
前記第６トランジスタの第１端子は、前記第１アンプ回路に含まれる第１増幅器の第１入力端子に接続され、
前記第９トランジスタの第１端子は、前記第１増幅器の第２入力端子に接続され、
前記第１アンプ回路の出力端子は、前記第１０トランジスタのゲート端子に接続され、
前記第５トランジスタのゲート端子及び前記第１１トランジスタのゲート端子は共通で制御され、
前記第５トランジスタの第２端子及び前記第１１トランジスタの第２端子は、前記第４電源線に接続され、
前記第５トランジスタの第１端子は、前記第２アンプ回路に含まれる第２増幅器の第１入力端子に接続され、
前記第１１トランジスタの第１端子は、前記第２増幅器の第２入力端子に接続され、
前記第２アンプ回路の出力端子は、前記第１２トランジスタのゲート端子に接続された、請求項８に記載のメモリシステム。
【請求項１０】
前記第１カレントミラー回路は、前記第２トランジスタとゲート端子を共有する第１３トランジスタを含み、
前記第２トランジスタの第１端子及び前記第１３トランジスタの第１端子は、前記第１電源線に接続され、
前記第１３トランジスタのゲート端子は、前記第１３トランジスタの第２端子に接続され、
前記第１０トランジスタは、前記第９トランジスタの第１端子と前記第１３トランジスタの第２端子に接続され、
前記第２カレントミラー回路は、前記第４トランジスタとゲート端子を共有する第１４トランジスタを含み、
前記第４トランジスタの第１端子及び前記第１４トランジスタの第１端子は、前記第３電源線に接続され、
前記第１４トランジスタのゲート端子は、前記第１４トランジスタの第２端子に接続され、
前記第１２トランジスタは、前記第１１トランジスタの第１端子と前記第１４トランジスタの第２端子に接続されている、請求項９に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は記憶装置を備えたメモリシステムに関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
半導体基板上に抵抗変化型のメモリ素子等が集積化された記憶装置を備えたメモリシステムが提案されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許公開公報２０１８/０２０４６１５
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み動作に必要な電流を安定して供給することが可能なメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
一実施形態に係るメモリシステムは、第１方向に延伸する複数の第１配線と、前記第１方向と交差する第２方向に延伸する複数の第２配線と、前記第１配線と前記第２配線との間に接続されるメモリセルと、第１電圧を供給する第１電源線と、前記第１電源線と前記複数の第１配線との間に設けられ、前記メモリセルに対する書き込み動作に必要な電流を供給する第１トランジスタと、前記第１電源線と前記複数の第１配線との間において、前記第１トランジスタと並列に接続された第２トランジスタと、非選択である前記メモリセルに対応する前記第２配線に第２電圧を供給する第２電源線と、非選択である前記メモリセルに対応する前記第２配線から前記第２電源線に流れる電流を複製し、複製された電流に基づいて前記第２トランジスタを制御する第１電流複製回路と、を有する。
【図面の簡単な説明】
【０００６】
一実施形態に係るメモリシステムの全体構成を示すブロック図である。
一実施形態に係るメモリセルの構成を模式的に示す斜視図である。
一実施形態に係る可変抵抗素子の構成を模式的に示す断面図である。
一実施形態に係るスイッチング素子の電気特性を示す図である。
一実施形態に係るメモリセルの読み出し動作時における電気特性を示す図である。
一実施形態に係るメモリシステムに含まれる判定回路の機能構成を示すブロック図である。
一実施形態に係るメモリシステムに含まれる電流複製回路を示す回路図である。
一実施形態に係るメモリシステムに含まれる電流複製回路を示す回路図である。
一実施形態に係るメモリシステムに含まれる電流複製回路を示す回路図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
【０００８】
本発明の各実施の形態において、可変抵抗素子１０１からスイッチング素子１０２に向かう方向を上又は上方という。逆に、スイッチング素子１０２から可変抵抗素子１０１に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、可変抵抗素子１０１とスイッチング素子１０２との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば可変抵抗素子１０１の上方のスイッチング素子１０２という表現は、上記のように可変抵抗素子１０１とスイッチング素子１０２との上下関係を説明しているに過ぎず、可変抵抗素子１０１とスイッチング素子１０２との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味する。ワード線ＷＬの上方のビット線ＢＬと表現する場合、平面視でワード線ＷＬとビット線ＢＬとが重ならない位置関係であってもよい。一方、ワード線ＷＬの鉛直上方のビット線ＢＬと表現する場合は、平面視でワード線ＷＬとビット線ＢＬとが重なる位置関係を意味する。
【０００９】
本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
【００１０】
以下の説明において、「電圧」は２端子間の電位差を指すが、「電圧」が電圧ＶＳＳ又はグラウンド電圧を基準とした電位を指す場合もある。
（【００１１】以降は省略されています）

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