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公開番号2024159123
公報種別公開特許公報(A)
公開日2024-11-08
出願番号2023074911
出願日2023-04-28
発明の名称半導体記憶装置及び半導体記憶装置の制御方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 16/34 20060101AFI20241031BHJP(情報記憶)
要約【課題】高い信頼性を備えた半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、半導体層と、ゲート電極層と、半導体層に接続された第1の配線及び第2の配線と、Si、O、及びNを含むゲート絶縁層を含む複数のメモリセルと、制御回路と、を備える。制御回路は、メモリセルの書き込み処理、メモリセルの消去処理を実行可能である。制御回路は、メモリセルへの消去処理の実行回数が所定の回数に達したか否かを判定可能である。制御回路は、消去処理の実行回数が所定の回数に達しと判定した場合に、メモリセルへの第1の処理と、メモリセルへの第2の処理を実行可能である。第1の処理は、ゲート電極層と第1の配線又は第2の配線との間に、書き込み処理と同極性の電圧を、書き込み処理よりも大きいパルス幅で印加する。第2の処理は、書き込み処理と逆極性の電圧をゲート電極層と第1の配線及び第2の配線の少なくともいずれか一方との間に印加する。
【選択図】図1
特許請求の範囲【請求項１】
第１の方向に延びる第１の半導体層と、
前記第１の方向に積層された複数のゲート電極層と、
前記第１の半導体層に電気的に接続された第１の配線と、
前記第１の半導体層に電気的に接続された第２の配線と、
複数の第１のメモリセルであって、前記第１のメモリセルが、前記第１の半導体層と、前記複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み前記第１の半導体層と前記一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第１のメモリセルと、
を含むメモリセルアレイと、
前記複数の第１のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記複数の第１のメモリセルから選ばれる一つの第１のメモリセルへの書き込み処理を実行可能であり、前記書き込み処理は、前記一つの第１のメモリセルの前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加し、
前記制御回路は、前記複数の第１のメモリセルへの消去処理を実行可能であり、前記消去処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加し、
前記制御回路は、前記複数の第１のメモリセルへの前記消去処理の実行回数が第１の所定の回数に達したか否かを判定可能であり、
前記制御回路は、前記実行回数が前記第１の所定の回数に達したと判定した場合に、前記複数の第１のメモリセルへの第１の処理を実行可能であり、前記第１の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第３の電圧と前記第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加し、
前記制御回路は、前記第１の処理の後に、前記複数の第１のメモリセルへの第２の処理を実行可能であり、前記第２の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する、半導体記憶装置。
続きを表示（約 730 文字）【請求項２】
前記第３のパルス幅は１０ｍｓｅｃ以上１ｓｅｃ以下である、請求項１記載の半導体記憶装置。
【請求項３】
前記第３のパルス幅は前記第１のパルス幅の１０倍以上である、請求項１記載の半導体記憶装置。
【請求項４】
前記第３のパルス幅は前記第２のパルス幅よりも大きい、請求項１記載の半導体記憶装置。
【請求項５】
前記第４のパルス幅は前記第２のパルス幅よりも大きい、請求項１記載の半導体記憶装置。
【請求項６】
前記第３の電圧の絶対値は前記第１の電圧の絶対値よりも大きい、請求項１記載の半導体記憶装置。
【請求項７】
前記ゲート絶縁層は、前記第１の絶縁領域と前記ゲート電極層との間の第２の絶縁領域と、前記第１の絶縁領域と前記第２の絶縁領域との間の電荷蓄積領域と、を更に有する、請求項１記載の半導体記憶装置。
【請求項８】
前記ゲート絶縁層は、前記第１の絶縁領域と前記ゲート電極層との間に強誘電体を含む、請求項１記載の半導体記憶装置。
【請求項９】
前記第１極性は、前記ゲート電極層が前記第１の配線及び前記第２の配線の前記少なくともいずれか一方に対して正電圧となる極性であり、
前記第２極性は、前記ゲート電極層が前記第１の配線及び前記第２の配線の前記少なくともいずれか一方に対して負電圧となる極性である、請求項１記載の半導体記憶装置。
【請求項１０】
前記制御回路は、前記第１の処理の後に、前記書き込み処理を行わずに、前記第２の処理を実行可能である、請求項１記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及び半導体記憶装置の制御方法に関する。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
メモリセルに電界効果型トランジスタ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：ＦＥＴ）を用いる不揮発性の半導体記憶装置では、電界効果型トランジスタの閾値電圧が変動する場合がある。電界効果型トランジスタの閾値電圧の変動を抑制し、高い信頼性を備えた半導体記憶装置の実現が望まれる。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１６０３７４号公報
米国特許第５８３８６１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、高い信頼性を備えた半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１の方向に延びる第１の半導体層と、前記第１の方向に積層された複数のゲート電極層と、前記第１の半導体層に電気的に接続された第１の配線と、前記第１の半導体層に電気的に接続された第２の配線と、複数の第１のメモリセルであって、前記第１のメモリセルが、前記第１の半導体層と、前記複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み前記第１の半導体層と前記一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第１のメモリセルと、を含むメモリセルアレイと、前記複数の第１のメモリセルを制御する制御回路と、を備える。前記制御回路は、前記複数の第１のメモリセルから選ばれる一つの第１のメモリセルへの書き込み処理を実行可能であり、前記書き込み処理は、前記一つの第１のメモリセルの前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加する。前記制御回路は、前記複数の第１のメモリセルへの消去処理を実行可能であり、前記消去処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加する。前記制御回路は、前記複数の第１のメモリセルへの前記消去処理の実行回数が第１の所定の回数に達したか否かを判定可能である。前記制御回路は、前記実行回数が前記第１の所定の回数に達したと判定した場合に、前記複数の第１のメモリセルへの第１の処理を実行可能であり、前記第１の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第３の電圧と前記第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加する。前記制御回路は、前記第１の処理の後に、前記複数の第１のメモリセルへの第２の処理を実行可能であり、前記第２の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する。
【図面の簡単な説明】
【０００６】
第１の実施形態の半導体記憶装置を含むメモリシステムのブロック図。
第１の実施形態の半導体記憶装置のメモリブロックの等価回路図。
第１の実施形態の半導体記憶装置のメモリセルアレイの一部の等価回路図。
第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。
第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。
第１の実施形態の半導体記憶装置のメモリセルの一部の模式断面図。
第１の実施形態の半導体記憶装置の制御を説明するタイミングチャート。
第１の実施形態の半導体記憶装置及び半導体記憶装置の制御方法の作用及び効果の説明図。
第１の実施形態の半導体記憶装置及び半導体記憶装置の制御方法の作用及び効果の説明図。
第２の実施形態の半導体記憶装置の制御を説明するタイミングチャート。
第３の実施形態の半導体記憶装置のメモリセルの一部の模式断面図。
第４の実施形態の半導体記憶装置のメモリセルの一部の模式断面図。
第５の実施形態の半導体記憶装置を含むメモリシステムのブロック図。
第５の実施形態の半導体記憶装置のメモリセルアレイの一部の等価回路図。
第５の実施形態の半導体記憶装置のメモリセルの模式断面図。
第５の実施形態の半導体記憶装置の制御を説明するタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。また、区別化のための数字又は英字を末尾に伴った参照符号が付された構成要素については、説明上、当該構成要素の間で相互に区別する必要が無い場合、末尾の数字又は英字が省略された参照符号を用いる場合がある。
【０００８】
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（ＥｎｅｒｇｙＤｉｓｐｅｒｓｉｖｅＸ－ｒａｙＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、電子エネルギー損失分光法（ＥｌｅｃｔｒｏｎＥｎｅｒｇｙＬｏｓｓＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）、又はＸ線光電分光分析（Ｘ－ｒａｙＰｈｏｔｏｅｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）などにより行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
【０００９】
（第１の実施形態）
第１の実施形態の半導体記憶装置は、第１の方向に延びる第１の半導体層と、第１の方向に積層された複数のゲート電極層と、第１の半導体層に電気的に接続された第１の配線と、第１の半導体層に電気的に接続された第２の配線と、複数の第１のメモリセルであって、第１のメモリセルが、第１の半導体層と、複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み第１の半導体層と一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第１のメモリセルと、を含むメモリセルアレイと、複数の第１のメモリセルを制御する制御回路と、を備える。制御回路は、複数の第１のメモリセルから選ばれる一つの第１のメモリセルへの書き込み処理を実行可能であり、書き込み処理は、一つの第１のメモリセルのゲート電極層と第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加する。制御回路は、複数の第１のメモリセルへの消去処理を実行可能であり、消去処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加する。制御回路は、複数の第１のメモリセルへの消去処理の実行回数が第１の所定の回数に達したか否かを判定可能である。制御回路は、実行回数が第１の所定の回数に達したと判定した場合に、複数の第１のメモリセルへの第１の処理を実行可能であり、第１の処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性で絶対値が第１の電圧の絶対値以上の第３の電圧と第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加する。制御回路は、第１の処理の後に、複数の第１のメモリセルへの第２の処理を実行可能であり、第２の処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第２極性で絶対値が第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する。
【００１０】
第１の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリを含む。第１の実施形態の半導体記憶装置のメモリセルは、いわゆる、Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（ＭＯＮＯＳ型）のメモリセルである。
（【００１１】以降は省略されています）

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