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公開番号2025010973
公報種別公開特許公報(A)
公開日2025-01-23
出願番号2023113315
出願日2023-07-10
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 29/00 20060101AFI20250116BHJP(情報記憶)
要約【課題】複数の不良セルが発生しても冗長セルに置換え可能なメモリを提供する。
【解決手段】メモリは、セルアレイを備える。第1配線は第1方向に配列されたメモリセルに接続される。第2配線は第2方向に配列されたメモリセルに接続される。複数の第3配線は第3方向に配列された複数の第2配線ごとに対応して設けられる。第1センス回路は、第3配線の第1ペアに接続される。第2センス回路は、第3配線の第2ペアに接続される。スイッチング回路は、第1および第2センス回路に接続され、第1および第2センス回路の信号を選択的に出力する。スイッチ制御回路は、不良セルに接続された第2および第3配線のアドレスを記憶し、読出し対象である選択セルに接続された第2配線および第3配線のアドレスに基づいてスイッチング回路を制御する制御信号を出力する。
【選択図】図3
特許請求の範囲【請求項１】
複数のメモリセルを含むセルアレイと、
前記セルアレイにおいて、第１方向に配列された前記複数のメモリセルに共通に接続された複数の第１配線と、
前記セルアレイにおいて、前記第１方向に対して交差する第２方向に配列された前記複数のメモリセルに共通に接続された複数の第２配線と、
前記第１および第２方向に対して交差する第３方向に配列された複数の前記第２配線ごとに対応して設けられた複数の第３配線と、
２本の前記第３配線の第１ペアに接続された第１センス回路と、
他の２本の前記第３配線の第２ペアに接続された第２センス回路と、
前記第１および第２センス回路に接続され、前記第１および第２センス回路のいずれかの出力信号を選択的に出力するスイッチング回路と、
不良セルに接続された前記第２配線および前記第３配線のアドレスを記憶し、読出し対象である選択セルに接続された前記第２配線および前記第３配線のアドレスに基づいて前記スイッチング回路を制御する制御信号を出力するスイッチ制御回路と、を備える半導体記憶装置。
続きを表示（約 1,800 文字）【請求項２】
複数の前記第１センス回路が設けられており、
前記スイッチング回路は、複数の前記第１センス回路に対応して設けられた複数のスイッチ素子を含み、前記第２センス回路に隣接する前記第１センス回路に対応する前記スイッチ素子は、前記第１センス回路と前記第２センス回路との間でスイッチング可能となっており、
前記スイッチ制御回路は、前記不良セルに接続された前記第２配線および前記第３配線のアドレスから、前記不良セルに接続された前記第３配線に接続された前記第１センス回路に対応する前記スイッチ素子を示す変換データを生成し、前記変換データが示す前記スイッチ素子から前記第２センス回路に隣接する前記第１センス回路に対応する前記スイッチ素子までの前記スイッチ素子を切り替える、請求項１に記載の半導体記憶装置。
【請求項３】
前記制御信号は、前記変換データに基づいて生成され、前記複数のスイッチ素子に対応したビットを含み、前記複数のスイッチ素子のうち切り替えるスイッチ素子に対応するビットが他のビットに対して反転している制御信号である、請求項２に記載の半導体記憶装置。
【請求項４】
前記スイッチ制御回路は、前記選択セルに接続された前記第２配線に対応するアドレスが前記不良セルのないアドレスである場合、前記スイッチング回路の前記複数のスイッチ素子を切り替えない、請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
前記スイッチ制御回路は、
前記不良セルに接続された前記第２配線および前記第３配線のアドレスを記憶するメモリと、
前記選択セルに接続された前記第１配線のアドレスに基づいて、前記選択セルに接続された前記第２配線に対応する前記第３配線のアドレスを前記メモリから選択的に出力するマルチプレクサと、
前記マルチプレクサからの前記第３配線のアドレスを前記変換データに変換するデコーダと、
前記変換データをラッチするラッチ回路と、
前記変換データが示す前記スイッチ素子から前記第２センス回路に隣接する前記第１センス回路に対応する前記スイッチ素子までの前記スイッチ素子の切り替えを示す前記制御信号を生成するシフト回路とを備える、請求項２に記載の半導体記憶装置。
【請求項６】
前記スイッチ制御回路は、
前記不良セルに接続された前記第２配線および前記第３配線のアドレスを記憶するメモリと、
前記メモリの前記第３配線のアドレスを前記変換データに変換するデコーダと、
前記変換データをラッチするラッチ回路と、
前記選択セルに接続された前記第１配線のアドレスに基づいて、前記選択セルに接続された前記第２配線に対応する前記変換データを前記ラッチ回路から選択的に出力するマルチプレクサと、
前記マルチプレクサからの前記変換データが示す前記スイッチ素子から前記第２センス回路に隣接する前記第１センス回路に対応する前記スイッチ素子までの前記スイッチ素子の切り替えを示す前記制御信号を生成するシフト回路とを備える、請求項２に記載の半導体記憶装置。
【請求項７】
前記メモリは、前記第２配線のアドレスごとに前記不良セルの有無を示す有効情報をさらに記憶し、
前記有効情報に基づいて、前記変換データを前記シフト回路へ送信する、あるいは、送信しないゲート回路をさらに備える、請求項５または請求項６に記載の半導体記憶装置。
【請求項８】
前記スイッチ素子は、隣接する２つの前記第１センス回路のいずれか一方からのデータ、あるいは、隣接する前記第１センス回路および前記第２センス回路のいずれか一方からのデータを出力する、請求項２に記載の半導体記憶装置。
【請求項９】
前記スイッチ素子は、隣接する２つの前記第１センス回路の間または前記第１センス回路と前記第２センス回路との間に直列に接続され、互いに相補的に動作する２つのトランジスタを含み、該２つのトランジスタ間のノードからデータを出力する請求項８に記載の半導体記憶装置。
【請求項１０】
前記セルアレイは、前記第１～第３配線に沿って三次元的に立体配置された前記複数のメモリセルを含む、請求項１または請求項２に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
メモリセルを立体的に三次元配列したＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置が開発されている。立体的なメモリセルアレイは、ビット線容量を低減して、センスマージンを確保するために、ビット線をグローバルビット線とローカルビット線とに階層化した階層型ビット線構造を有する。このようなメモリセルアレイにおいて、不良セルが発生した場合に当該不良セルを冗長セルによって置き換える（救済する）必要がある。
【先行技術文献】
【特許文献】
【０００３】
特開２００８－９７６７号公報
国際特許出願公開第２００２／０６１８３９号公報
特開２０１３－６５６３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
不良セルが発生しても当該不良セルを冗長セルに信頼性良く置き換えることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、複数のメモリセルを含むセルアレイを備える。複数の第１配線は、セルアレイにおいて、第１方向に配列された複数のメモリセルに共通に接続されている。複数の第２配線は、セルアレイにおいて、第１方向に対して交差する第２方向に配列された複数のメモリセルに共通に接続されている。複数の第３配線は、第１および第２方向に対して交差する第３方向に配列された複数の第２配線ごとに対応して設けられている。第１センス回路は、２本の第３配線の第１ペアに接続されている。第２センス回路は、他の２本の第３配線の第２ペアに接続されている。スイッチング回路は、第１および第２センス回路に接続され、第１および第２センス回路のいずれかの出力信号を選択的に出力する。スイッチ制御回路は、不良セルに接続された第２配線および第３配線のアドレスを記憶し、読出し対象である選択セルに接続された第２配線および第３配線のアドレスに基づいてスイッチング回路を制御する制御信号を出力する。
【図面の簡単な説明】
【０００６】
第１実施形態による半導体記憶装置の構成例を示す概略斜視図。
１つのビット線とその周囲の構成を示す概略斜視図。
第１実施形態に係る半導体記憶装置の構成例を示すブロック図。
スイッチング回路の構成例および動作例を示す概念図。
スイッチング回路の構成例および動作例を示す概念図。
スイッチング回路の構成例および動作例を示す概念図。
スイッチ素子の構成例を示す回路図。
スイッチング制御回路の構成例および動作例を示す概念図。
ゲート回路の構成例を示すブロック図。
シフト回路の構成例を示すブロック図。
第２実施形態によるスイッチング制御回路の構成例および動作例を示す概念図。
ビット線の配置例を示す概略平面図。
ビット線の他の配置例を示す概略平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態による半導体記憶装置１の構成例を示す概略斜視図である。本実施形態の半導体記憶装置１は、例えば、メモリセルＭＣが三次元的（立体的）に配列された立体型のメモリセルアレイＭＣＡを備えたＤＲＡＭである。メモリセルＭＣは、１ビットデータまたはマルチビットデータを格納するメモリセルとして用いられる。
【０００９】
複数のメモリセルＭＣは、Ｘ－Ｙ面内において平面的に行列状に配列されており、１つのメモリセル層ＬＹＲを構成している。また、複数のメモリセル層ＬＹＲがＺ方向に積層されることによってメモリセルアレイＭＣＡが構成されている。メモリセルアレイＭＣＡにおいて、複数のメモリセル層ＬＹＲは、互いに略平行に積層されている。これにより、複数のメモリセルＭＣは、立体的に配列される。
【００１０】
本実施形態による半導体記憶装置１は、メモリセルアレイＭＣＡと、複数のワード線ＷＬと、複数のビット線ＶＢＬと、複数のグローバルビット線ＧＢＬと、複数のビット線選択トランジスタＴｂｌｓと、複数のメモリセル層選択トランジスタＴｌｙｓ、ｂＴｌｙｓとを備えている。
（【００１１】以降は省略されています）

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