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公開番号2025002640
公報種別公開特許公報(A)
公開日2025-01-09
出願番号2023102954
出願日2023-06-23
発明の名称半導体記憶装置、及び、データ消去方法
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類G11C 16/16 20060101AFI20241226BHJP(情報記憶)
要約【課題】有効なメモリセルの目減りを低減し、効率的にメモリセルを使用することができる、半導体記憶装置、及び、検知方法を提供する。
【解決手段】不揮発性メモリ2は、複数のプレーンP0～P3とシーケンサ27とソース線CELSRCを備える。シーケンサ27は、各々のプレーンP0～P3において1つずつ選択された消去対象ブロックに含まれるメモリセルの各々のデータを消去するイレーズ動作と、データが消去されたか否かを確認するイレーズベリファイ動作とのセットを含む複数のループを繰り返し行う消去シーケンスを実行する。また、シーケンサ27は、消去対象ブロックのそれぞれについて、ソース線CELSRCからの電流リークの有無を検知し、検知結果に基づいて消去シーケンスの有効性の有無を判定し、有効で無いと判定された消去対象ブロックについて消去シーケンスの実行を中止する。
【選択図】図2
特許請求の範囲【請求項１】
複数のプレーンを備える半導体記憶装置において、
前記複数のプレーンの各々は、少なくとも１つ以上のブロックを備え、
前記ブロックは、複数のメモリセルを備えており、
前記半導体記憶装置は、
前記複数のプレーンの各々において１つずつ選択された前記ブロックである、消去対象ブロックに含まれる前記複数のメモリセルの各々のデータを消去するイレーズ動作と、前記データが消去されたか否かを確認するイレーズベリファイ動作とのセットを含む複数のループを繰り返し行う消去シーケンスを実行し、前記消去対象ブロックに含まれる前記複数のメモリセルの各々の前記データを消去する制御部と、
全ての前記複数のプレーンに含まれる複数の前記メモリセルの一端に電気的に接続されたソース線と、
を更に備えており、
前記制御部は、複数の前記消去対象ブロックの各々について、前記ソース線からの電流リークの有無を検知し、前記検知の結果に基づいて前記消去シーケンスの有効性を判定し、有効で無いと判定された前記消去対象ブロックについて前記消去シーケンスの実行を中止する、半導体記憶装置。
続きを表示（約 2,100 文字）【請求項２】
前記ソース線に供給する電圧を生成する第１電圧生成回路を更に備え、
前記第１電圧生成回路は、前記イレーズ動作時において、前記ソース線に対してイレーズ電圧を供給する、請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のメモリセルのゲートの各々に接続された複数のワード線と、
前記複数の前記ワード線に供給する電圧を生成し、前記複数のプレーンの各々と対応する複数の第２電圧生成回路と、
を更に備え、
前記イレーズ動作時において、一の前記プレーンにおける前記消去対象ブロックに含まれる前記複数のメモリセルに接続された前記複数のワード線は、前記一のプレーンと対応する前記第２電圧生成回路から接地電圧が供給される、請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のプレーンの各々は、対応する前記第２電圧生成回路から電圧を供給される前記複数のワード線の電流を検知する第１検知動作を実行する第１検知回路を更に備え、
各々の前記第１検知回路は、前記第１電圧生成回路から前記ソース線に前記イレーズ電圧が供給され、前記第２電圧生成回路から前記消去対象ブロックに含まれる前記複数のメモリセルに接続された複数の前記ワード線に前記接地電圧が供給された状態において、前記第１検知動作を行い、
前記制御部は、前記第１検知動作において前記電流が検知された場合に、前記消去対象ブロックは前記消去シーケンスが有効で無いと判定する、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１電圧生成回路において、前記ソース線の電圧を生成するチャージポンプのクロック数を検知する第２検知動作を実行する第２検知回路を更に備え、
前記第２検知回路は、前記第１電圧生成回路から前記ソース線に前記イレーズ電圧が供給され、一の前記第２電圧生成回路から前記消去対象ブロックに含まれる前記複数のメモリセルに接続された複数の前記ワード線に前記接地電圧が供給された状態において、前記第２検知動作を行い、
前記制御部は、前記第２検知動作において、前記クロック数が設定された閾値よりも高い場合に、前記消去対象ブロックは前記消去シーケンスが有効で無いと判定する、請求項３に記載の半導体記憶装置。
【請求項６】
前記制御部は、複数の前記消去対象ブロックの各々について、順次、前記イレーズ動作と前記イレーズベリファイ動作とを実行し、前記イレーズベリファイ動作において、前記データの消去度合いが設定値以下である前記消去対象ブロックを、前記消去シーケンスの有効で無いと判定する、請求項１に記載の半導体記憶装置。
【請求項７】
前記制御部における前記判定は、前記消去シーケンスにおける最初の前記イレーズ動作の実行後に行われ、前記判定動作終了後、前記消去シーケンスは前記イレーズベリファイ動作から実行される、請求項４から請求項６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記制御部における前記判定は、前記消去シーケンスにおける最初の前記イレーズ動作実行前に行われ、前記判定終了後、前記消去シーケンスは前記イレーズ動作から実行される、請求項４から請求項６のいずれか一項に記載の半導体記憶装置。
【請求項９】
複数のプレーンを備える半導体記憶装置のデータ消去方法であって、
前記複数のプレーンの各々は、少なくとも１つ以上のブロックを備え、
前記ブロックは、複数のメモリセルを備え、
全ての前記複数のプレーンに含まれる複数の前記メモリセルの一端に電気的に接続されたソース線を備え、
前記複数のプレーンの各々において１つずつ選択された前記ブロックである、消去対象ブロックの各々について、前記ソース線からの電流リークの有無を検知することと、
前記検知の結果に基づいて、前記ブロックの各々に含まれる前記複数のメモリセルの各々のデータを消去するイレーズ動作と、前記データが消去されたか否かを確認するイレーズベリファイ動作とのセットを含む複数のループを繰り返し行う消去シーケンスの有効性を判定することと、
有効で無いと判定された前記消去対象ブロックについて前記消去シーケンスの実行を中止することと、
を含む、データ消去方法。
【請求項１０】
前記ソース線からの電流リークの有無を検知することは、
前記複数のプレーンの各々に含まれる前記選択されたブロックごとに、前記消去シーケンスの最初のイレーズ動作と最初のイレーズベリファイの間において、前記ソース線に電圧を供給するチャージポンプの動作クロック数を計測することを含み、
前記動作クロック数が設定された閾値を超えた前記ブロックを、前記消去シーケンスが有効で無いと判定することと、
を更に含む、請求項９に記載のデータ消去方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置及び、データ消去方法に関する。
続きを表示（約 3,300 文字）【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第９３１２０２６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、有効なメモリセルの目減りを低減し、効率的にメモリセルを使用することができる、半導体記憶装置、及び、データ消去方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置は、複数のプレーンを備える。前記複数のプレーンの各々は、少なくとも１つ以上のブロックを備え、前記ブロックは、複数のメモリセルを備えている。前記半導体記憶装置は、前記複数のプレーンの各々において１つずつ選択された前記ブロックである、消去対象ブロックに含まれる前記複数のメモリセルの各々のデータを消去するイレーズ動作と、前記データが消去されたか否かを確認するイレーズベリファイ動作とのセットを含む複数のループを繰り返し行う消去シーケンスを実行し、前記消去対象ブロックに含まれる前記複数のメモリセルの各々の前記データを消去する制御部を備える。また、前記半導体記憶装置は、全ての前記複数のプレーンに含まれる複数の前記メモリセルの一端に電気的に接続されたソース線を更に備える。前記制御部は、複数の前記消去対象ブロックの各々について、前記ソース線からの電流リークの有無を検知し、前記検知の結果に基づいて前記消去シーケンスの有効性を判定し、有効で無いと判定された前記消去対象ブロックについて前記消去シーケンスの実行を中止する。
【図面の簡単な説明】
【０００６】
第１実施形態にかかる半導体記憶装置を用いたメモリシステムの構成例を示すブロック図。
第１実施形態にかかる不揮発性メモリの構成例を示すブロック図。
第１実施形態にかかる３次元構造のメモリセルアレイのブロックの構成例を示す図。
第１実施形態にかかる３次元構造ＮＡＮＤメモリのブロックの断面図。
第１実施形態にかかる、メモリセルアレイの各配線への電圧供給経路の一例を説明するブロック図。
第１実施形態にかかる、検知回路の構成の一例を説明する図である。
比較例におけるコマンドシーケンスと各プレーンの動作を説明する図。
比較例における各配線の電圧変化を示す図。
比較例におけるコマンドシーケンスと各プレーンの動作を説明する図。
第１実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第１実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第１実施形態における、検知回路の各配線の電圧変化の一例を示す図。
第１実施形態における各信号線の電圧変化の一例を示す図。
第１実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第１実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第１実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第１実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第１実施形態における各配線の電圧変化の一例を示す図。
第１実施形態における各信号線の電圧変化の一例を示す図。
第１実施形態における各信号線の電圧変化の一例を示す図。
第１実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第１実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第１実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第１実施形態にかかる、メモリセルアレイの各配線への電圧供給経路の別の一例を説明するブロック図。
第２実施形態にかかる、メモリセルアレイの各配線への電圧供給経路の一例を説明するブロック図。
第２実施形態にかかる、イレーズ動作時及び検知動作におけるポンプユニットの昇圧力動作制御の一例を説明する図。
第２実施形態にかかる、イレーズ動作時及び検知動作におけるポンプユニットの昇圧力動作制御の一例を説明する図。
第２実施形態にかかる、イレーズ動作時及び検知動作におけるポンプユニットの昇圧力動作制御の一例を説明する図。
第２実施形態にかかる、イレーズ動作時及び検知動作におけるポンプユニットの昇圧力動作制御の一例を説明する図。
第４実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第４実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第４実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第４実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第４実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第４実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第４実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第４実施形態における、コマンドシーケンスと各プレーンの動作の一例を説明する図。
第１実施形態における閾値電圧分布の一例を示す図。
第１実施形態におけるデータコーディングの一例を示す図
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
（第１実施形態）
（１．構成）
（１－１．メモリシステムの構成）
図１は、第１実施形態にかかる半導体記憶装置を用いたメモリシステムの構成例を示すブロック図である。メモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末等の電子機器である。
【０００８】
不揮発性メモリ２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えている。不揮発性メモリ２は、例えば、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：ＴｒｉｐｌｅＬｅｖｅｌＣｅｌｌ）のＮＡＮＤメモリである。なお、不揮発性メモリ２は、１ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌ、または４ｂｉｔ／Ｃｅｌｌ以上の複数ビットを記憶可能なＮＡＮＤメモリであっても構わない。また、不揮発性メモリ２は、通常、複数のメモリチップからなる。
【０００９】
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１と不揮発性メモリ２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。なお、信号名に付記された"／"は、アクティブ・ローを示す。
【００１０】
例えば、不揮発性メモリ２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単に"チップ"ともいう）として形成される。
（【００１１】以降は省略されています）

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