特許ウォッチ

公開番号2024162052
公報種別公開特許公報(A)
公開日2024-11-21
出願番号2023077223
出願日2023-05-09
発明の名称半導体記憶装置及びその制御方法
出願人華邦電子股ふん有限公司,Winbond Electronics Corp.
代理人個人,個人
主分類G11C 29/00 20060101AFI20241114BHJP(情報記憶)
要約【課題】複数のサブアレイのうち何れかのサブアレイにおける不良ビット線の数が、当該サブアレイに設けられているスペアビット線の数を超えた場合であっても、不良ビット線を救済することの可能な半導体記憶装置及びその制御方法を提供する。
【解決手段】半導体記憶装置は、複数のサブアレイを含むメモリセルアレイ10と、複数のサブアレイのうち第1サブアレイA13内の何れかのワード線Wl_1を活性化する場合に、ワード線Wl_1と、第1サブアレイから行方向に離れて配置された第2サブアレイA11内の対応するワード線Wl_2と、を活性化する制御部と、を備える。制御部は、第1サブアレイ内の不良ビット線の数が第1サブアレイ内のスペアビット線の数よりも多いことを含む第1条件を満たす場合に、第1サブアレイ内のメモリセルではなく、第2サブアレイ内の活性化されたワード線に接続されたメモリセルにアクセスするように構成されている。
【選択図】図3
特許請求の範囲【請求項１】
行列状に配列された複数のサブアレイを含むメモリセルアレイであって、各サブアレイは、前記行列の行方向に配列された複数のワード線と、前記行列の列方向に配列された複数のビット線と、前記複数のビット線のうち不良ビット線と置換するための１つ以上のスペアビット線と、前記複数のワード線のうち何れかのワード線と前記複数のビット線のうち何れかのビット線又は前記１つ以上のスペアビット線のうち何れかのスペアビット線とに接続された複数のメモリセルと、を含む、メモリセルアレイと、
前記複数のサブアレイのうち第１サブアレイ内の何れかのワード線を活性化する場合に、前記第１サブアレイ内の何れかのワード線と、前記複数のサブアレイのうち前記第１サブアレイから前記行列の行方向に離れて配置された第２サブアレイ内の対応するワード線と、を活性化するように制御する制御部と、を備え、
前記制御部は、前記第１サブアレイ内の不良ビット線の数が前記第１サブアレイ内のスペアビット線の数よりも多いことを含む所定の第１条件を満たす場合に、前記第１サブアレイ内の活性化されたワード線に接続されているメモリセルの代わりに、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするように構成されている、
半導体記憶装置。
続きを表示（約 2,100 文字）【請求項２】
前記制御部は、前記第１サブアレイが特定の第１サブアレイである場合に、前記第１サブアレイ内の何れかのワード線と、前記第２サブアレイ内の対応するワード線と、を活性化するように制御する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記制御部は、前記第１条件を満たす場合に、前記第１サブアレイ内の何れかのビット線又はスペアビット線に接続されたセンスアンプの代わりに、前記第２サブアレイ内の何れかのビット線又はスペアビット線に接続されたセンスアンプを選択することによって、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするように構成されている、
請求項１に記載の半導体記憶装置。
【請求項４】
前記制御部は、前記第１条件を満たす場合に、前記第１サブアレイ内の何れかのビット線又はスペアビット線に接続されたセンスアンプに接続されているサブアンプの代わりに、前記第２サブアレイ内の何れかのビット線又はスペアビット線に接続されたセンスアンプに接続されているサブアンプを選択することによって、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするように構成されている、
請求項１に記載の半導体記憶装置。
【請求項５】
前記センスアンプは、一対の相補ビット線を介して一対の相補ローカルデータ線に接続されており、
前記一対の相補ローカルデータ線は、前記第１サブアレイ及び前記第２サブアレイのうち何れかをアクセス対象として選択するための第１制御信号がゲート端子に入力される一対のＮ型ＭＯＳＦＥＴを介して、一対の相補メインデータ線に接続されている、
請求項３に記載の半導体記憶装置。
【請求項６】
前記センスアンプは、一対の相補ビット線を介して一対の相補ローカルデータ線に接続されており、
前記一対の相補ローカルデータ線は、一対のＮ型ＭＯＳＦＥＴを介して、一対の相補メインデータ線に接続されており、
前記一対のＮ型ＭＯＳＦＥＴのゲート端子には、前記一対の相補ローカルデータ線と前記一対の相補メインデータ線との間の切換信号と、前記第１サブアレイ及び前記第２サブアレイのうち何れかをアクセス対象として選択するための第１制御信号と、が入力されるＡＮＤ回路から出力された信号が入力される、
請求項３に記載の半導体記憶装置。
【請求項７】
前記制御部は、
前記第１サブアレイ内の不良ビット線に対応するカラムアドレスを記憶する第１記憶部を備える、
請求項１に記載の半導体記憶装置。
【請求項８】
前記制御部は、
前記第１サブアレイの代わりに前記第２サブアレイにアクセスするか否かを示す第１情報を、前記第１サブアレイ内の不良ビット線毎に記憶する第２記憶部と、
前記第１サブアレイ内の何れかの不良ビット線が選択された場合に、選択された不良ビット線に対応する前記第１情報に基づいて、前記第１サブアレイ及び前記第２サブアレイのうち何れかをアクセス対象として選択するための第１制御信号を生成する第１信号生成部と、を備える、
請求項１に記載の半導体記憶装置。
【請求項９】
前記制御部は、
前記第１サブアレイ内の何れかのビット線に対応するカラムアドレスと、前記第１サブアレイ内の不良ビット線に対応するカラムアドレスと、が入力されるＸＮＯＲ回路であって、入力された２つのカラムアドレスが一致するか否かを示す信号を出力するＸＮＯＲ回路と、
前記第２記憶部に記憶された前記第１情報と、前記ＸＮＯＲ回路から出力された信号と、が入力されるＡＮＤ回路であって、前記第１サブアレイ内の何れかの不良ビット線が選択された場合に、前記第１サブアレイの代わりに前記第２サブアレイにアクセスするか否かを示す信号を前記第１信号生成部に出力するＡＮＤ回路と、
ロウアドレスが入力された場合に、前記第１サブアレイ及び前記第２サブアレイのうち何れのサブアレイ内のワード線に対応するロウアドレスが入力されたかを示す信号を前記第１信号生成部に出力するデコーダと、を備える、
請求項８に記載の半導体記憶装置。
【請求項１０】
前記制御部は、前記第２サブアレイ内の不良ビット線の数が前記第２サブアレイ内のスペアビット線の数よりも多いことを含む所定の第２条件を満たす場合に、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルの代わりに、前記複数のサブアレイのうち前記第２サブアレイから前記行列の列方向に離れて配置された第３サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするように構成されている、
請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体記憶装置及びその制御方法に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
従来の半導体記憶装置では、メモリセルアレイ内の不良ビット線（不良カラム）を救済する方式を採用したものが知られている（例えば、特許文献１）。また、従来の半導体記憶装置では、メモリセルアレイが複数のサブアレイによって構成されている場合に、複数のサブアレイ毎に不良ビット線を救済する方式を採用したものも知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２００１－６７８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体記憶装置では、複数のサブアレイのうち何れかのサブアレイにおける不良ビット線の数が、当該サブアレイに設けられているスペアビット線（冗長ビット線）の数を超えた場合に、不良ビット線を救済することが困難になる虞がある。
【０００５】
本発明は上記課題に鑑みてなされたものであり、複数のサブアレイのうち何れかのサブアレイにおける不良ビット線の数が、当該サブアレイに設けられているスペアビット線の数を超えた場合であっても、不良ビット線を救済することの可能な半導体記憶装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、行列状に配列された複数のサブアレイを含むメモリセルアレイであって、各サブアレイは、前記行列の行方向に配列された複数のワード線と、前記行列の列方向に配列された複数のビット線と、前記複数のビット線のうち不良ビット線と置換するための１つ以上のスペアビット線と、前記複数のワード線のうち何れかのワード線と前記複数のビット線のうち何れかのビット線又は前記１つ以上のスペアビット線のうち何れかのスペアビット線とに接続された複数のメモリセルと、を含む、メモリセルアレイと、前記複数のサブアレイのうち第１サブアレイ内の何れかのワード線を活性化する場合に、前記第１サブアレイ内の何れかのワード線と、前記複数のサブアレイのうち前記第１サブアレイから前記行列の行方向に離れて配置された第２サブアレイ内の対応するワード線と、を活性化するように制御する制御部と、を備え、前記制御部は、前記第１サブアレイ内の不良ビット線の数が前記第１サブアレイ内のスペアビット線の数よりも多いことを含む所定の第１条件を満たす場合に、前記第１サブアレイ内の活性化されたワード線に接続されているメモリセルの代わりに、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするように構成されている、半導体記憶装置を提供する。
【０００７】
かかる発明によれば、第１サブアレイ内の不良ビット線の数が第１サブアレイ内のスペアビット線の数よりも多くなった場合であっても、第１サブアレイ内のメモリセルの代わりに、第２サブアレイ内のメモリセルにアクセスすることが可能になる。これにより、第１サブアレイにおける不良ビット線の数が、第１サブアレイに設けられているスペアビット線の数を超えた場合であっても、第１サブアレイ内の不良ビット線を救済することができる。
【０００８】
また、本発明は、半導体記憶装置の制御方法であって、前記半導体記憶装置は、行列状に配列された複数のサブアレイを含むメモリセルアレイであって、各サブアレイは、前記行列の行方向に配列された複数のワード線と、前記行列の列方向に配列された複数のビット線と、前記複数のビット線のうち不良ビット線と置換するための１つ以上のスペアビット線と、前記複数のワード線のうち何れかのワード線と前記複数のビット線のうち何れかのビット線又は前記１つ以上のスペアビット線のうち何れかのスペアビット線とに接続された複数のメモリセルと、を含む、メモリセルアレイを備え、前記半導体記憶装置の制御部が、前記複数のサブアレイのうち第１サブアレイ内の何れかのワード線を活性化する場合に、前記第１サブアレイ内の何れかのワード線と、前記複数のサブアレイのうち前記第１サブアレイから前記行列の行方向に離れて配置された第２サブアレイ内の対応するワード線と、を活性化するステップと、前記第１サブアレイ内の不良ビット線の数が前記第１サブアレイ内のスペアビット線の数よりも多いことを含む所定の第１条件を満たす場合に、前記第１サブアレイ内の活性化されたワード線に接続されているメモリセルの代わりに、前記第２サブアレイ内の活性化されたワード線に接続されているメモリセルに対してアクセスするステップと、の各ステップを実行する、半導体記憶装置の制御方法を提供する。
【発明の効果】
【０００９】
本発明の半導体記憶装置及びその制御方法によれば、複数のサブアレイのうち何れかのサブアレイにおける不良ビット線の数が、当該サブアレイに設けられているスペアビット線の数を超えた場合であっても、不良ビット線を救済することができる。
【図面の簡単な説明】
【００１０】
本発明の第１実施形態に係る半導体記憶装置に設けられたメモリセルアレイの構成例を示す図である。
サブアレイの構成例を示す図である。
何れかのサブアレイ内のワード線を活性化する際に他のサブアレイ内のワード線も活性化する場合の一例を説明する図である。
第１実施形態に係る半導体記憶装置の制御部のブロック図である。
（ａ），（ｂ）は、半導体記憶装置内の信号の時間推移の一例を示すタイムチャートである。
（ａ），（ｂ）は、センスアンプとカラムデコーダとの間の構成の一例を示す図である。
（ａ），（ｂ）は、センスアンプとカラムデコーダとの間に設けられたサブアンプの構成の一例を示す図である。
本発明の第２実施形態に係る半導体記憶装置に設けられたメモリセルアレイ内のスイッチ部の構成例を示す図である。
第２実施形態に係る半導体記憶装置の制御部のブロック図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

関連特許