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公開番号2024154887
公報種別公開特許公報(A)
公開日2024-10-31
出願番号2023069097
出願日2023-04-20
発明の名称半導体記憶装置
出願人華邦電子股ふん有限公司,Winbond Electronics Corp.
代理人個人,個人
主分類G11C 29/44 20060101AFI20241024BHJP(情報記憶)
要約【課題】フェイルビット計数装置を含んだ半導体記憶装置を提供する。
【解決手段】半導体記憶装置からの読出データと期待データとの一致/不一致をビット単位で検出し、検出されたビット個々の一致/不一致を示すパス・フェイル情報からなるフェイルビットデータを出力するフェイルビット検出部と、フェイルビットデータのうち、読出データと期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、を備える。さらに、読み出し動作において、外部から期待値を入力するためのインターフェイス、及び、読出データの代わりに、フェイルビット数及び/又はパスビット数を出力するインターフェイスも備える。
【選択図】図17
特許請求の範囲【請求項１】
半導体記憶装置からの読出データと期待データとの一致／不一致をビット単位で検出し、検出されたビット個々の一致／不一致を示すパス・フェイル情報からなるフェイルビットデータを出力するフェイルビット検出部と、
前記フェイルビットデータのうち、前記読出データと前記期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、
を備える、
半導体記憶装置。
続きを表示（約 2,200 文字）【請求項２】
前記フェイルビット検出部は、
前記読出データと前記期待データとの間でビット単位の排他的論理和演算をすることにより、前記フェイルビットデータを生成する排他的論理和ゲート群を備える、
請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置への書込データであって、前記読出データに対応する前記書込データを前記期待データとして準備する期待データ準備部を更に備える、
請求項２に記載の半導体記憶装置。
【請求項４】
前記期待データ準備部は、前記書込データに対して前記読出データが論理反転したときに一致を示すべきビットについては、前記書込データの論理レベルを反転して前記期待データにする、
請求項３に記載の半導体記憶装置。
【請求項５】
前記期待データ準備部は、前記書込データを前記読出データと比較できるようにラッチする、
請求項３に記載の半導体記憶装置。
【請求項６】
前記ビットカウント部は、
前記フェイルビットデータのうち自身に割り当てられている部分的フェイルビットデータに含まれるフェイルビットの数をカウントし、カウント値を部分的フェイルビット数として出力する複数のサブフェイルビットカウンタと、
前記複数のサブフェイルビットカウンタがそれぞれ出力する複数の部分的フェイルビット数を相互に加算することにより前記フェイルビットの数を求める加算器と、
を備える、
請求項１に記載の半導体記憶装置。
【請求項７】
前記複数のサブフェイルビットカウンタの各々は、
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに含まれる全ビットの論理積をとり、該論理積を示すビットを、前記部分的フェイルビット数を示す二進数データの最上位ビットとして出力する第１ブロックと、
自サブフェイルビットカウンタに割り当てられている前記部分的フェイルビットデータに対応する前記部分的フェイルビット数に対応した電圧を参照電圧として生成する第２ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重みに対応する電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビットとして出力する第３ブロックと、
前記参照電圧と、前記部分的フェイルビット数を示す前記二進数データの自ブロックに割り当てられているビットの重み及び前記二進数データの自ブロックに割り当てられているビットよりも上位の１以上のビットの値により決まる電圧との比較の結果を、前記部分的フェイルビット数を示す前記二進数データの第２上位ビット未満の自ブロックに割当てられているビットとして出力する１又は複数の第４ブロックと、
を備える、
請求項６に記載の半導体記憶装置。
【請求項８】
前記複数のビットカウンタの各々は、
前記部分的フェイルビット数を示す前記二進数データの前記最上位ビットの値が、前記部分的フェイルビット数が最大値であるときにとる値と同一であるときに、前記第３ブロック及び前記１又は複数の第４ブロックの動作を停止する手段を更に備える、
請求項７に記載の半導体記憶装置。
【請求項９】
前記ビットカウント部は、
複数のビットを含む測定対象データの各ビットと複数のビットを含む参照データの各ビットを入力し、前記測定対象データに含まれる第１論理レベルを持つビットの数と前記参照データに含まれる前記第１論理レベルを持つビットの数との大小関係を示す判定結果（大小データ）を出力するビットカウント差動アンプと、
前記フェイルビットデータを前記測定対象データとして前記ビットカウント部に供給する測定対象データ設定部と、
前記参照データに含まれる複数のビットのうち参照アクティブビット数のビットの論理レベルを前記第１論理レベルにする参照データ設定部と、
二分検索法のアルゴリズムにより前記ビットカウント差動アンプからの出力に基づいて前記参照アクティブビット数を逐次変化させながら前記測定対象データ設定部、前記参照データ設定部及び前記ビットカウント差動アンプを動作させ、該動作により前記ビットカウント差動アンプから逐次出力される複数の前記大小データに基づいて前記フェイルビットの数を求める計算部と、
を備える、
請求項１に記載の半導体記憶装置。
【請求項１０】
前記ビットカウント部は、
前記計算部が求めた前記フェイルビットの数を訂正前フェイルビット数として入力し、該訂正前フェイルビット数と前記フェイルビットデータに含まれる前記フェイルビットの数とが同一であるならば前記訂正前フェイルビット数をそのまま訂正後フェイルビット数として出力し、同一でないならば、前記訂正前フェイルビット数を訂正処理にかけることにより得た数を訂正後フェイルビット数として出力するビット訂正部を更に備える、
請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
半導体記憶装置においては、本来ならば書込データと読出データが一致している必要があるが、物理的な特性などにより生じたエラーにより一致しない場合がある。従って、一致しないデータに関する情報を取得して、これに基づいて、半導体記憶装置を評価したり修正したりする必要がある。一致しないデータに関する情報として、例えば、書込データと読出データの間で一致していないビット（フェイルビット）の数があり、これを計数するためのフェイルビット計数装置がある。
【０００３】
特許文献１には、フェイルメモリを複数のブロックに分割することによりフェイル計数処理時間を短縮した半導体メモリ試験装置のメモリ不良解析装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
特開平９－３３６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されているメモリ不良解析装置は、解析対象である半導体メモリの外部においてフェイルビットの計数をする。
【０００６】
しかし、半導体メモリの外部においてフェイルビットを計数する場合、半導体メモリとは別にメモリ不良解析装置を用意する必要が生じてしまうが、状況によっては、特に半導体メモリの全ビットのパス・フェイル情報を捕獲できるメモリ不良解析装置を用意できるとは限らない。
【０００７】
本発明は上記課題に鑑みてなされたものであり、フェイルビット計数装置を含んだ半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、半導体記憶装置からの読出データと期待データとの一致／不一致をビット単位で検出し、検出されたビット個々の一致／不一致を示すパス・フェイル情報からなるフェイルビットデータを出力するフェイルビット検出部と、
前記フェイルビットデータのうち、前記読出データと前記期待データの不一致を示すフェイルビット数、あるいは、一致の数を示すパスビット数を計数するビットカウント部と、
を備える、
半導体記憶装置を提供する（発明１）。
【０００９】
かかる発明（発明１）によれば、半導体記憶装置にフェイルビット計数装置の少なくとも一部を含ませることができる。また、かかる発明（発明１）によれば、半導体記憶装置は、読出データと期待データとの一致／不一致を示す判別結果を単に出力するのではなく、読出データと期待データとの一致／不一致をビット毎に検出することによって、フェイルビット数あるいはパスビット数を計数して出力することが可能になる。
【００１０】
上記発明（発明１）においては、前記フェイルビット検出部は、前記読出データと前記期待データとの間でビット単位の排他的論理和演算をすることにより、前記フェイルビットデータを生成する排他的論理和ゲート群を備えていてもよい（発明２）。
（【００１１】以降は省略されています）

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