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公開番号2024151170
公報種別公開特許公報(A)
公開日2024-10-24
出願番号2023064329
出願日2023-04-11
発明の名称メモリ評価ボード、メモリ評価方法、およびシステムプログラム
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類G11C 29/48 20060101AFI20241017BHJP(情報記憶)
要約【課題】メモリとメモリ評価装置との間の通信品質を向上させることが可能なメモリ評価ボードを提供する。
【解決手段】一の実施形態によれば、メモリ評価ボードは、第1および第2レーンを有する第1メモリを搭載可能な第1部分と、第1および第2レーンを有する第1コントローラと第1および第2レーンを有する第2コントローラとを備えるメモリ評価装置のスロットと接続可能なエッジを有する第2部分と、前記第1部分に搭載され、前記第1メモリと前記メモリ評価装置との間での通信を制御する通信制御部とを備える。前記第1メモリがシングルポートの場合は、前記第1メモリの前記第1および第2レーンと前記第1コントローラの前記第1および第2レーンとの間でそれぞれ通信が行われる。前記第2メモリがデュアルポートの場合は、前記第1メモリの前記第1および第2レーンと前記第1および第2コントローラの前記第1レーンとの間でそれぞれ通信が行われる。
【選択図】図2
特許請求の範囲【請求項１】
第１および第２レーンを有する第１メモリを搭載可能な第１部分と、
第１および第２レーンを有する第１コントローラと第１および第２レーンを有する第２コントローラとを備えるメモリ評価装置のスロットと接続可能なエッジを有する第２部分と、
前記第１部分に搭載され、前記第１メモリと前記メモリ評価装置との間での通信を制御する通信制御部とを備え、
前記通信制御部は、
前記第１メモリがシングルポートの場合には、前記第１メモリの前記第１レーンと前記第１コントローラの前記第１レーンとの間で通信が行われ、かつ、前記第１メモリの前記第２レーンと前記第１コントローラの前記第２レーンとの間で通信を行われるよう、通信を制御し、
前記第２メモリがデュアルポートの場合には、前記第１メモリの前記第１レーンと前記第１コントローラの前記第１レーンとの間で通信が行われ、かつ、前記第１メモリの前記第２レーンと前記第２コントローラの前記第１レーンとの間で通信が行われるよう、通信を制御する、
メモリ評価ボード。
続きを表示（約 1,700 文字）【請求項２】
前記通信制御部は、
前記第１メモリの前記第２レーンを、前記第１コントローラの前記第２レーンと、前記第２コントローラの前記第１レーンのいずれかに接続する第１スイッチと、
前記第１メモリの動作モードをシングルポートまたはデュアルポートにし、かつ、前記第１スイッチを制御するマイクロコントローラと、
を備える、請求項１に記載のメモリ評価ボード。
【請求項３】
前記マイクロコントローラは、前記第１メモリに第１信号を出力することで、前記第１メモリの動作モードをシングルポートまたはデュアルポートにし、前記第１スイッチに第２信号を出力することで、前記第１スイッチを制御する、請求項２に記載のメモリ評価ボード。
【請求項４】
前記第１および第２コントローラは、１つのリンクを２つのリンクに分割するバイファケーションを適用可能な１つのコントローラ内に設けられている、請求項１に記載のメモリ評価ボード。
【請求項５】
前記通信制御部は、前記メモリ評価装置から受信した信号に基づいて、前記第１メモリと前記メモリ評価装置との間での通信を制御する、請求項１に記載のメモリ評価ボード。
【請求項６】
前記第１部分は、第１および第２レーンを有する第２メモリを搭載可能であり、
前記第２部分は、第１および第２レーンを有する第３コントローラと第１および第２レーンを有する第４コントローラとを備える前記メモリ評価装置の前記スロットと接続可能な前記エッジを有し、
前記通信制御部は、前記第２メモリと前記メモリ評価装置との間での通信を制御し、
前記通信制御部は、
前記第２メモリがシングルポートの場合には、前記第２メモリの前記第１レーンと前記第３コントローラの前記第１レーンとの間で通信が行われ、かつ、前記第２メモリの前記第２レーンと前記第３コントローラの前記第２レーンとの間で通信が行われるよう、通信を制御し、
前記第２メモリがデュアルポートの場合には、前記第２メモリの前記第１レーンと前記第３コントローラの前記第１レーンとの間で通信が行われ、かつ、前記第２メモリの前記第１レーンと前記第４コントローラの前記第１レーンとの間で通信が行われるよう、通信を制御する、
請求項１に記載のメモリ評価ボード。
【請求項７】
前記通信制御部は、
前記第１メモリの前記第２レーンを、前記第１コントローラの前記第２レーンと、前記第２コントローラの前記第１レーンのいずれかに接続する第１スイッチと、
前記第２メモリの前記第２レーンを、前記第３コントローラの前記第２レーンと、前記第４コントローラの前記第１レーンのいずれかに接続する第２スイッチと、
前記第１メモリの動作モードをシングルポートまたはデュアルポートにし、前記第２メモリの動作モードをシングルポートまたはデュアルポートにし、かつ、前記第１および第２スイッチを制御するマイクロコントローラと、
を備える、請求項６に記載のメモリ評価ボード。
【請求項８】
前記マイクロコントローラは、前記第１メモリに第１信号を出力することで、前記第１メモリの動作モードをシングルポートまたはデュアルポートにし、前記第１スイッチに第２信号を出力することで、前記第１スイッチを制御し、前記第２メモリに第３信号を出力することで、前記第２メモリの動作モードをシングルポートまたはデュアルポートにし、前記第２スイッチに第４信号を出力することで、前記第４スイッチを制御する、請求項７に記載のメモリ評価ボード。
【請求項９】
前記第１から第４コントローラは、１つのリンクを４つのリンクに分割するバイファケーションを適用可能な１つのコントローラ内に設けられている、請求項６に記載のメモリ評価ボード。
【請求項１０】
前記通信制御部は、前記メモリ評価装置から受信した信号に基づいて、前記第１および第２メモリと前記メモリ評価装置との間での通信を制御する、請求項６に記載のメモリ評価ボード。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリ評価ボード、メモリ評価方法、およびシステムプログラムに関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
ＳＳＤ（Solid State Drive）の評価を行う際には、ＳＳＤをＳＳＤ評価ボード上に搭載し、ＳＳＤ評価ボードをＰＣ（Personal Computer）内のマザーボードに接続し、ＳＳＤの評価用のテストソフトウェアをＰＣ上で動作させる。これにより、ＳＳＤをテストソフトウェアにより評価することが可能となる。ＰＣは、ＳＳＤ評価ボードと接続され、テストソフトウェアを実行することで、ＳＳＤ評価装置として機能する。
【０００３】
ＳＳＤのポートの種類には、例えば、ＳＳＤの４つのレーンを１つのｘ４ポートとして動作させるｘ４シングルポートと、ＳＳＤの４つのレーンを２つのｘ２ポートとして動作させるｘ２デュアルポートがある。ｘ４シングルポートでは、４つのレーンをまとめて動作させる。ｘ２デュアルポートでは、１つのリンクを構成する２つのレーンをまとめて動作させ、別の１つのリンクを構成する２つのレーンをまとめて動作させ、これらのリンクを独立して動作させる。
【０００４】
デュアルポートのＳＳＤを評価するためには、例えば、２つのＰＣＩＥ（Peripheral Component Interconnect Express）カードエッジを有するＳＳＤ評価ボード上にＳＳＤを搭載し、ＳＳＤ評価ボードの２つのＰＣＩＥカードエッジをマザーボードの２つのＰＣＩＥカードスロットに接続する必要がある。しかしながら、ＰＣＩＥカードエッジとＰＣＩＥカードスロットとを延長ケーブルで接続すると、ＳＳＤとＰＣとの間の通信品質が劣化するおそれがある。
【先行技術文献】
【特許文献】
【０００５】
米国特許出願公開ＵＳ２０２２／００２７１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
メモリとメモリ評価装置との間の通信品質を向上させることが可能なメモリ評価ボード、メモリ評価方法、およびシステムプログラムを提供する。
【課題を解決するための手段】
【０００７】
一の実施形態によれば、メモリ評価ボードは、第１および第２レーンを有する第１メモリを搭載可能な第１部分と、第１および第２レーンを有する第１コントローラと第１および第２レーンを有する第２コントローラとを備えるメモリ評価装置のスロットと接続可能なエッジを有する第２部分と、前記第１部分に搭載され、前記第１メモリと前記メモリ評価装置との間での通信を制御する通信制御部とを備える。前記通信制御部は、前記第１メモリがシングルポートの場合には、前記第１メモリの前記第１レーンと前記第１コントローラの前記第１レーンとの間で通信が行われ、かつ、前記第１メモリの前記第２レーンと前記第１コントローラの前記第２レーンとの間で通信を行われるよう、通信を制御する。前記通信制御部は、前記第２メモリがデュアルポートの場合には、前記第１メモリの前記第１レーンと前記第１コントローラの前記第１レーンとの間で通信が行われ、かつ、前記第１メモリの前記第２レーンと前記第２コントローラの前記第１レーンとの間で通信が行われるよう、通信を制御する。
【図面の簡単な説明】
【０００８】
第１実施形態に係る評価システム１００の構成を示すブロック図である。
第１実施形態に係る評価システム１００の詳細な接続関係を示す模式図である。
第１実施形態に係る評価システム１００のレーンとＰＣＩＥバイファケーションとの対応関係を示す表である。
第１実施形態に係る評価システム１００のシングルポートにおけるレーンを示す模式図である。
第１実施形態に係る評価システム１００のシングルポートにおける動作の流れを示すフローチャートである。
第１実施形態に係る評価システム１００のデュアルポートにおけるレーンを示す模式図である。
第１実施形態に係る評価システム１００のデュアルポートにおける動作の流れを示すフローチャートである。
第２実施形態に係る評価システム１００の構成を示す模式図である。
比較例に係る評価システム２００の構成を示す斜視図である。
比較例に係る評価システム２００の構成を示す別の斜視図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を、図面を参照して説明する。図１～図１０において、同一の構成には、同一の符号を付す。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る評価システム１００の構成を示すブロック図である。本実施形態の評価システム１００は、メモリ評価装置１と、メモリ評価ボード２とを備える。
（【００１１】以降は省略されています）

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