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公開番号
2025016266
公報種別
公開特許公報(A)
公開日
2025-01-31
出願番号
2023119421
出願日
2023-07-21
発明の名称
SRAM回路
出願人
ローム株式会社
代理人
弁理士法人太陽国際特許事務所
主分類
G11C
11/418 20060101AFI20250124BHJP(情報記憶)
要約
【課題】基本クロックの1サイクル内において書込及び読出の動作を行うSRAM回路を提供する。
【解決手段】SRAM回路11は、シングルポートSRAMセル13と、読出ワードアドレス線WLRAD及び書込ワードアドレス線WLWADのそれぞれに応答してSRAMセル13のワード線WLを選択するワード線デコーダー回路15と、基本クロックCLKの1サイクル内において第1読出タイミング信号SRD1及び第1書込タイミング信号SWR1の両方を生成すると共に、第1読出タイミング信号SRD1及び第1書込タイミング信号SWR1をワード線デコーダー回路15に提供する第1内部タイミング生成回路17を備え、第1内部タイミング生成回路17は、第1読出タイミング信号SRD1及び第1書込タイミング信号SWR1を基本クロックCLKの立ち上がり又は立ち下がりのいずれか一方からの遅延によってトリミング可能な遅延量で生成する。
【選択図】図1
特許請求の範囲
【請求項1】
基本クロックに同期して動作するSRAM回路であって、
単一のワード線及び一対のビット線に接続されたシングルポートのSRAMセルと、
前記SRAMセルの前記ワード線に接続された出力、並びに読出ワードアドレス線及び書込ワードアドレス線にそれぞれ接続された読出ワードアドレス入力及び書込ワードアドレス入力を有するワード線デコーダー回路と、
前記基本クロックの1サイクル内において第1読出タイミング信号及び第1書込タイミング信号の両方を生成すると共に、前記第1読出タイミング信号及び前記第1書込タイミング信号を前記ワード線デコーダー回路に提供する第1内部タイミング生成回路と、
を備え、
前記第1内部タイミング生成回路は、前記第1読出タイミング信号及び前記第1書込タイミング信号を前記基本クロックの立ち上がり又は立ち下がりのいずれか一方からの遅延によってトリミング可能な遅延量で生成する、
SRAM回路。
続きを表示(約 1,400 文字)
【請求項2】
前記ワード線デコーダー回路は、第1RDデコーダー回路及び第1WRデコーダー回路を含み、
前記第1RDデコーダー回路は、前記読出ワードアドレス入力からの読出ワードアドレス信号をデコードして、RDワード選択信号を生成し、
前記第1WRデコーダー回路は、前記書込ワードアドレス入力からの書込ワードアドレス信号をデコードして、WRワード選択信号を生成する、
請求項1に記載されたSRAM回路。
【請求項3】
前記ワード線デコーダー回路は、前記第1内部タイミング生成回路からの前記第1読出タイミング信号及び前記第1書込タイミング信号に応答して、前記第1RDデコーダー回路の出力及び前記第1WRデコーダー回路の出力のいずれか一方を前記ワード線に接続する第1競合回避回路を含み、
前記第1競合回避回路は、前記SRAMセルの前記ワード線に接続される、
請求項2に記載されたSRAM回路。
【請求項4】
前記SRAMセルの前記ビット線のそれぞれに接続されたプリチャージ回路を更に備える、
請求項1に記載されたSRAM回路。
【請求項5】
前記SRAMセルの前記ビット線に接続されると共に書込ラインを介して書込データを受ける書込回路と、
前記SRAMセルの前記ビット線に接続されると共に出力ラインに読出データを提供する読出回路と、
を更に備える、
請求項4に記載されたSRAM回路。
【請求項6】
前記基本クロックの1サイクル内において、前記第1読出タイミング信号によって規定される読出期間は、第1書込タイミング信号によって規定される書込期間に先立つ、
請求項1に記載されたSRAM回路。
【請求項7】
前記書込回路及び前記読出回路と前記ビット線との間に接続された列セレクタと、
前記列セレクタに接続された出力、並びに読出列アドレス線及び書込列アドレス線にそれぞれ接続された読出列アドレス入力及び書込列アドレス入力を有する列線デコーダー回路と、
を更に備える、
請求項5に記載されたSRAM回路。
【請求項8】
前記第1読出タイミング信号及び前記第1書込タイミング信号は、前記列線デコーダー回路に提供され、
前記列線デコーダー回路は、前記第1読出タイミング信号及び前記第1書込タイミング信号に応答して動作する、
請求項7に記載されたSRAM回路。
【請求項9】
前記第1内部タイミング生成回路は、
前記基本クロックを受けると共に前記基本クロックの立ち上がり又は立ち下がりのいずれか一方からの遅延によってトリミング可能な遅延量で生成された第1RD遅延信号及び第1WR遅延信号を生成する第1遅延回路を含む、
請求項1から請求項8のいずれか一項に記載されたSRAM回路。
【請求項10】
前記第1内部タイミング生成回路は、
前記第1遅延回路に接続されると共に前記第1RD遅延信号及び前記第1WR遅延信号の前記遅延量のための値を格納する書き換え可能な第1格納回路を更に備え、
前記第1遅延回路は、前記第1格納回路からの前記値を保持する第1保持回路を含む、
請求項9に記載されたSRAM回路。
(【請求項11】以降は省略されています)
発明の詳細な説明
【技術分野】
【0001】
本発明は、SRAM回路に関する。
続きを表示(約 1,800 文字)
【背景技術】
【0002】
特許文献1は、半導体記憶装置を開示する。この半導体記憶装置は、2種類のカラムセレクタを用いる。これらのカラムセレクタは、第1アドレスと第2アドレスにより任意にシングルポート型メモリセルをセンスアンプの単一のポート及びライトバッファのポートに接続する。
【先行技術文献】
【特許文献】
【0003】
特開平11-297073号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体集積回路における一時的なデータ記憶のために、シングルポートのスタティック・ランダム・アクセス・メモリ(SRAM)が用いられる。シングルポートSRAMは、6つのトランジスタを含む。一部の製品分野では、1サイクル内で書込及び読出を行うためのデュアルポートSRAMが求められることもある。デュアルポートSRAMは、8つのトランジスタを含み、1セルの面積の縮小に限界がある。一方、半導体集積回路の動作速度への要求は、高速化に向かっている。これに従って、基本クロックの1サイクル内で、書込及び読出の動作を行う要求がある。
【0005】
本発明は、基本クロックの1サイクル内において書込及び読出の動作を行うことができるSRAM回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の第1態様に係るSRAM回路は、基本クロックに同期して動作するSRAM回路であって、SRAM回路は、単一のワード線及び一対のビット線に接続されたシングルポートのSRAMセルと、前記SRAMセルの前記ワード線に接続された出力、並びに読出ワードアドレス線及び書込ワードアドレス線にそれぞれ接続された読出ワードアドレス入力及び書込ワードアドレス入力を有するワード線デコーダー回路と、前記基本クロックの1サイクル内において第1読出タイミング信号及び第1書込タイミング信号の両方を生成すると共に、前記第1読出タイミング信号及び前記第1書込タイミング信号を前記ワード線デコーダー回路に提供する第1内部タイミング生成回路と、を備え、前記第1内部タイミング生成回路は、前記第1読出タイミング信号及び前記第1書込タイミング信号を前記基本クロックの立ち上がり又は立ち下がりのいずれか一方からの遅延によってトリミング可能な遅延量で生成する。
【発明の効果】
【0007】
上記の側面によれば、基本クロックの1サイクル内において書込及び読出の動作を行うことができるSRAM回路を提供できる。
【図面の簡単な説明】
【0008】
図1は、本実施形態に係るSRAM回路を概略的に示す図面である。
図2は、本実施形態に係るSRAM回路のSRAMセルの回路を示す図面である。
図3は、本実施形態に係るSRAM回路の動作タイミングを示す図面である。
図4は、本実施形態に係るSRAM回路の例示的な内部タイミング生成回路を示す図面である。
図5は、本実施形態に係るSRAM回路のワード線デコーダー回路の個別ワード線デコーダー回路を概略的に示す図面である。
図6は、本実施形態に係るSRAM回路の個別R/W回路を概略的に示す図面である。
図7は、本実施形態のSRAM回路(第2内部タイミング生成回路を更に含む)を概略的に示す図面である。
図8は、本実施形態に係るSRAM回路の第2内部タイミング生成回路に関連する動作タイミングを示す図面である。
図9は、本実施形態に係るSRAM回路の第2内部タイミング生成回路を概略的に示す図面である。
図10は、SRAM回路(テストモードに設定する制御回路を更に含む)を概略的に示す図面である。
【発明を実施するための形態】
【0009】
以下、図面を参照して本発明を実施するための各実施の形態について説明する。引き続く説明において、同一又は類似の部分には、同一又は類似の符号を付して複写的な記述を省略する。
【0010】
図1は、本実施形態に係るSRAM回路を概略的に示す図面である。図2は、本実施形態に係るSRAM回路のSRAMセルの回路を示す。図3は、本実施形態に係るSRAM回路の動作タイミングを示す。
(【0011】以降は省略されています)
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