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公開番号2025016266
公報種別公開特許公報(A)
公開日2025-01-31
出願番号2023119421
出願日2023-07-21
発明の名称SRAM回路
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G11C 11/418 20060101AFI20250124BHJP(情報記憶)
要約【課題】基本クロックの1サイクル内において書込及び読出の動作を行うSRAM回路を提供する。
【解決手段】SRAM回路11は、シングルポートSRAMセル13と、読出ワードアドレス線WLRAD及び書込ワードアドレス線WLWADのそれぞれに応答してSRAMセル13のワード線WLを選択するワード線デコーダー回路15と、基本クロックCLKの1サイクル内において第1読出タイミング信号SRD1及び第1書込タイミング信号SWR1の両方を生成すると共に、第1読出タイミング信号SRD1及び第1書込タイミング信号SWR1をワード線デコーダー回路15に提供する第1内部タイミング生成回路17を備え、第1内部タイミング生成回路17は、第1読出タイミング信号SRD1及び第1書込タイミング信号SWR1を基本クロックCLKの立ち上がり又は立ち下がりのいずれか一方からの遅延によってトリミング可能な遅延量で生成する。
【選択図】図1
特許請求の範囲【請求項１】
基本クロックに同期して動作するＳＲＡＭ回路であって、
単一のワード線及び一対のビット線に接続されたシングルポートのＳＲＡＭセルと、
前記ＳＲＡＭセルの前記ワード線に接続された出力、並びに読出ワードアドレス線及び書込ワードアドレス線にそれぞれ接続された読出ワードアドレス入力及び書込ワードアドレス入力を有するワード線デコーダー回路と、
前記基本クロックの１サイクル内において第１読出タイミング信号及び第１書込タイミング信号の両方を生成すると共に、前記第１読出タイミング信号及び前記第１書込タイミング信号を前記ワード線デコーダー回路に提供する第１内部タイミング生成回路と、
を備え、
前記第１内部タイミング生成回路は、前記第１読出タイミング信号及び前記第１書込タイミング信号を前記基本クロックの立ち上がり又は立ち下がりのいずれか一方からの遅延によってトリミング可能な遅延量で生成する、
ＳＲＡＭ回路。
続きを表示（約 1,400 文字）【請求項２】
前記ワード線デコーダー回路は、第１ＲＤデコーダー回路及び第１ＷＲデコーダー回路を含み、
前記第１ＲＤデコーダー回路は、前記読出ワードアドレス入力からの読出ワードアドレス信号をデコードして、ＲＤワード選択信号を生成し、
前記第１ＷＲデコーダー回路は、前記書込ワードアドレス入力からの書込ワードアドレス信号をデコードして、ＷＲワード選択信号を生成する、
請求項１に記載されたＳＲＡＭ回路。
【請求項３】
前記ワード線デコーダー回路は、前記第１内部タイミング生成回路からの前記第１読出タイミング信号及び前記第１書込タイミング信号に応答して、前記第１ＲＤデコーダー回路の出力及び前記第１ＷＲデコーダー回路の出力のいずれか一方を前記ワード線に接続する第１競合回避回路を含み、
前記第１競合回避回路は、前記ＳＲＡＭセルの前記ワード線に接続される、
請求項２に記載されたＳＲＡＭ回路。
【請求項４】
前記ＳＲＡＭセルの前記ビット線のそれぞれに接続されたプリチャージ回路を更に備える、
請求項１に記載されたＳＲＡＭ回路。
【請求項５】
前記ＳＲＡＭセルの前記ビット線に接続されると共に書込ラインを介して書込データを受ける書込回路と、
前記ＳＲＡＭセルの前記ビット線に接続されると共に出力ラインに読出データを提供する読出回路と、
を更に備える、
請求項４に記載されたＳＲＡＭ回路。
【請求項６】
前記基本クロックの１サイクル内において、前記第１読出タイミング信号によって規定される読出期間は、第１書込タイミング信号によって規定される書込期間に先立つ、
請求項１に記載されたＳＲＡＭ回路。
【請求項７】
前記書込回路及び前記読出回路と前記ビット線との間に接続された列セレクタと、
前記列セレクタに接続された出力、並びに読出列アドレス線及び書込列アドレス線にそれぞれ接続された読出列アドレス入力及び書込列アドレス入力を有する列線デコーダー回路と、
を更に備える、
請求項５に記載されたＳＲＡＭ回路。
【請求項８】
前記第１読出タイミング信号及び前記第１書込タイミング信号は、前記列線デコーダー回路に提供され、
前記列線デコーダー回路は、前記第１読出タイミング信号及び前記第１書込タイミング信号に応答して動作する、
請求項７に記載されたＳＲＡＭ回路。
【請求項９】
前記第１内部タイミング生成回路は、
前記基本クロックを受けると共に前記基本クロックの立ち上がり又は立ち下がりのいずれか一方からの遅延によってトリミング可能な遅延量で生成された第１ＲＤ遅延信号及び第１ＷＲ遅延信号を生成する第１遅延回路を含む、
請求項１から請求項８のいずれか一項に記載されたＳＲＡＭ回路。
【請求項１０】
前記第１内部タイミング生成回路は、
前記第１遅延回路に接続されると共に前記第１ＲＤ遅延信号及び前記第１ＷＲ遅延信号の前記遅延量のための値を格納する書き換え可能な第１格納回路を更に備え、
前記第１遅延回路は、前記第１格納回路からの前記値を保持する第１保持回路を含む、
請求項９に記載されたＳＲＡＭ回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、ＳＲＡＭ回路に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１は、半導体記憶装置を開示する。この半導体記憶装置は、２種類のカラムセレクタを用いる。これらのカラムセレクタは、第１アドレスと第２アドレスにより任意にシングルポート型メモリセルをセンスアンプの単一のポート及びライトバッファのポートに接続する。
【先行技術文献】
【特許文献】
【０００３】
特開平11-297073号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体集積回路における一時的なデータ記憶のために、シングルポートのスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）が用いられる。シングルポートＳＲＡＭは、６つのトランジスタを含む。一部の製品分野では、1サイクル内で書込及び読出を行うためのデュアルポートＳＲＡＭが求められることもある。デュアルポートＳＲＡＭは、８つのトランジスタを含み、１セルの面積の縮小に限界がある。一方、半導体集積回路の動作速度への要求は、高速化に向かっている。これに従って、基本クロックの１サイクル内で、書込及び読出の動作を行う要求がある。
【０００５】
本発明は、基本クロックの１サイクル内において書込及び読出の動作を行うことができるＳＲＡＭ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１態様に係るＳＲＡＭ回路は、基本クロックに同期して動作するＳＲＡＭ回路であって、ＳＲＡＭ回路は、単一のワード線及び一対のビット線に接続されたシングルポートのＳＲＡＭセルと、前記ＳＲＡＭセルの前記ワード線に接続された出力、並びに読出ワードアドレス線及び書込ワードアドレス線にそれぞれ接続された読出ワードアドレス入力及び書込ワードアドレス入力を有するワード線デコーダー回路と、前記基本クロックの１サイクル内において第１読出タイミング信号及び第１書込タイミング信号の両方を生成すると共に、前記第１読出タイミング信号及び前記第１書込タイミング信号を前記ワード線デコーダー回路に提供する第１内部タイミング生成回路と、を備え、前記第１内部タイミング生成回路は、前記第１読出タイミング信号及び前記第１書込タイミング信号を前記基本クロックの立ち上がり又は立ち下がりのいずれか一方からの遅延によってトリミング可能な遅延量で生成する。
【発明の効果】
【０００７】
上記の側面によれば、基本クロックの１サイクル内において書込及び読出の動作を行うことができるＳＲＡＭ回路を提供できる。
【図面の簡単な説明】
【０００８】
図１は、本実施形態に係るＳＲＡＭ回路を概略的に示す図面である。
図２は、本実施形態に係るＳＲＡＭ回路のＳＲＡＭセルの回路を示す図面である。
図３は、本実施形態に係るＳＲＡＭ回路の動作タイミングを示す図面である。
図４は、本実施形態に係るＳＲＡＭ回路の例示的な内部タイミング生成回路を示す図面である。
図５は、本実施形態に係るＳＲＡＭ回路のワード線デコーダー回路の個別ワード線デコーダー回路を概略的に示す図面である。
図６は、本実施形態に係るＳＲＡＭ回路の個別Ｒ／Ｗ回路を概略的に示す図面である。
図７は、本実施形態のＳＲＡＭ回路（第２内部タイミング生成回路を更に含む）を概略的に示す図面である。
図８は、本実施形態に係るＳＲＡＭ回路の第２内部タイミング生成回路に関連する動作タイミングを示す図面である。
図９は、本実施形態に係るＳＲＡＭ回路の第２内部タイミング生成回路を概略的に示す図面である。
図１０は、ＳＲＡＭ回路（テストモードに設定する制御回路を更に含む）を概略的に示す図面である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明を実施するための各実施の形態について説明する。引き続く説明において、同一又は類似の部分には、同一又は類似の符号を付して複写的な記述を省略する。
【００１０】
図１は、本実施形態に係るＳＲＡＭ回路を概略的に示す図面である。図２は、本実施形態に係るＳＲＡＭ回路のＳＲＡＭセルの回路を示す。図３は、本実施形態に係るＳＲＡＭ回路の動作タイミングを示す。
（【００１１】以降は省略されています）

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