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公開番号2025058688
公報種別公開特許公報(A)
公開日2025-04-09
出願番号2023168781
出願日2023-09-28
発明の名称同期シリアルインターフェイス回路
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G06F 13/38 20060101AFI20250402BHJP(計算;計数)
要約【課題】ダミーのデータを格納することなく、処理負荷を軽減可能な同期シリアルインターフェイス回路を提供することを目的とする。
【解決手段】同期シリアルインターフェイス回路10は、送信するデータを格納する送信バッファ12と、受信したデータを格納する受信バッファ14と、通信するデバイスに合わせたコマンドのフレーム数と各フレームの送受信方向を設定する制御レジスタ22と、制御レジスタ22で設定された設定内容に従って、送受信動作の制御と、前記送信バッファ及び前記受信バッファの制御とを行うフレーム数制御回路24とを含む。
【選択図】図1
特許請求の範囲【請求項１】
送信するデータを格納する送信バッファと、
受信したデータを格納する受信バッファと、
通信するデバイスに合わせたコマンドのフレーム数と各フレームの送受信方向を設定する設定部と、
前記設定部の設定内容に従って、送受信動作の制御と、前記送信バッファ及び前記受信バッファの制御とを行う制御部と、
を含む同期シリアルインターフェイス回路。
続きを表示（約 500 文字）【請求項２】
前記制御部は、フレーム数をカウントするカウンタを含み、前記カウンタのカウント値に基づいて、前記設定部の設定内容に従って、送受信動作の制御と、前記送信バッファ及び前記受信バッファの制御とを行う請求項１に記載の同期シリアルインターフェイス回路。
【請求項３】
前記制御部は、前記送信バッファ及び前記受信バッファのうち前記設定部によって設定された前記送受信方向に対応するバッファに、設定された前記フレーム数のデータを格納するように、送受信動作の制御と、前記送信バッファ及び前記受信バッファの制御とを行う請求項１又は請求項２に記載の同期シリアルインターフェイス回路。
【請求項４】
前記制御部は、前記送信バッファ及び前記受信バッファのうち前記設定部で設定されていない前記送受信方向に対応するバッファはデータを未格納とし、前記設定部で設定された前記送受信方向に対応するバッファに、設定された前記フレーム数のデータを格納するように、送受信動作の制御と、前記送信バッファ及び前記受信バッファの制御とを行う請求項１又は請求項２に記載の同期シリアルインターフェイス回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、同期シリアルインターフェイス回路に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
特許文献１には、転送データがバッファに格納されてから、入出力処理装置に転送データを受信するまでの間に、バッファに格納されたデータフレーム数あるいは転送データ量の類型から必要バッファ量をバッファ量概算手段により概算し、バッファ量割当手段により必要バッファ量を割り当てるシリアルインターフェイス転送装置が開示されています。
【０００３】
また、特許文献１の技術では、１つのバッファを備えたシリアルインターフェイス回路が提案されているが、図４に示すように、送信バッファ１２及び受信バッファ１４を備えた同期シリアルインターフェイス回路１１もある。
【０００４】
図４の同期シリアルインターフェイス回路１１では、送信バッファ１２、受信バッファ１４、シリパラ（シリアル／パラレル）変換回路１６、割込制御回路１８、制御回路２０、及び制御レジスタ２２で構成される。また、図５に示すように、マイコン３０は、シリアルインターフェイス端子２８（入力端子２８Ａ、出力端子２８Ｂ、及びクロック端子２８Ｃ）を介してデバイス４０が接続される。なお、図６に示すように、入力端子２８Ａに入力される入力信号ＭＩ、及び出力端子２８Ｂから出力される出力信号ＭＯはプルアップ４２を備える場合もある。
【０００５】
接続されたデバイス４０は、それぞれの仕様で定められたコマンドで制御されるが、一般的に制御用レジスタを持ち、アドレス＋データで構成されることが多い。
【０００６】
マイコン３０上のＣＰＵ３２またはＤＭＡＣ（ダイレクトメモリコントローラ）３４等のマスタによって、制御レジスタ２２で１フレームの転送サイズ、バッファ段数、割込みタイミング、アイドル時の端子状態を設定して送信バッファ１２に書き込むことで、シリアルインターフェイス端子２８からクロック信号ＳＣＫと、当該クロック信号ＳＣＫに同期してシリアルに送信バッファ１２に書き込んだデータを出力端子２８Ｂから出力信号ＭＯとして出力する。またクロック信号ＳＣＫに同期して入力端子２８Ａから入力信号ＭＩとしてデータを取り込み、受信バッファ１４に格納する。
【０００７】
マイコン３０上のマスタは送信バッファ１２の空き状態によって割込みを発生し、次の送信データを書き込む。または受信バッファ１４の空き状態によって割込みを発生し、受信バッファからデータを読み出す。
【先行技術文献】
【特許文献】
【０００８】
特開２００９－７３３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
送信バッファ１２及び受信バッファ１４を備える構成の場合、受信のときも送信バッファ１２にデータを書き込む必要があった。デバイス４０を制御する際、図７に示すように、書き込みに関しては、送信バッファ１２にアドレスとデータを書き込めばよい。しかしながら、読出しの際は、図８に示すように、送信バッファ１２にアドレスとダミーのデータを書き込むと、受信バッファ１４にアドレス送信時のダミーのデータと読み出すべきデータが格納される。従って、マイコン３０のマスタは送信及び受信のダミーのデータを処理する必要があった。
【００１０】
本発明は、上記事実を考慮して成されたもので、ダミーのデータを格納することなく、処理負荷を軽減可能な同期シリアルインターフェイス回路を提供することを目的とする。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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