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公開番号2025056841
公報種別公開特許公報(A)
公開日2025-04-09
出願番号2023166336
出願日2023-09-27
発明の名称半導体集積回路装置及び電源装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H02M 3/155 20060101AFI20250401BHJP(電力の発電,変換,配電)
要約【課題】半導体集積回路装置の面積効率を向上する。
【解決手段】半導体集積回路装置(101)は、電源装置の出力電圧に基づく帰還電圧と基準電圧との誤差に応じたエラー電圧を出力するように構成されたエラーアンプ(11)と、直列接続された第1スイッチング素子(M1)及び第2スイッチング素子(M2)と、エラー電圧に基づき、第1スイッチング素子及び第2スイッチング素子をスイッチング制御するように構成された第1制御部(13、14、15,CD)と、出力トランジスタ(Q7)と、エラー電圧に基づき、出力トランジスタをリニア制御するように構成された第2制御部(Q1～Q6、22)と、第1スイッチング素子及び第2スイッチング素子の接続ノードと、出力トランジスタの出力端とが接続されるように構成された第1端子(SW)と、を備える。
【選択図】図4
特許請求の範囲【請求項１】
電源装置の一部となるように構成された半導体集積回路装置であって、
前記電源装置の出力電圧に基づく帰還電圧と基準電圧との誤差に応じたエラー電圧を出力するように構成されたエラーアンプと、
直列接続された第１スイッチング素子及び第２スイッチング素子と、
前記エラー電圧に基づき、前記第１スイッチング素子及び前記第２スイッチング素子をスイッチング制御するように構成された第１制御部と、
出力トランジスタと、
前記エラー電圧に基づき、前記出力トランジスタをリニア制御するように構成された第２制御部と、
前記第１スイッチング素子及び前記第２スイッチング素子の接続ノードと、前記出力トランジスタの出力端とが接続されるように構成された第１端子と、
を備える、半導体集積回路装置。
続きを表示（約 790 文字）【請求項２】
前記エラーアンプの位相補償を行うように構成された位相補償回路を備える、請求項１に記載の半導体集積回路装置。
【請求項３】
前記出力トランジスタのゲート・ソース間の短絡のオンとオフを切り替えるように構成された第１スイッチを備える、請求項１に記載の半導体集積回路装置。
【請求項４】
前記出力トランジスタと対となってカレントミラー回路を構成する電界効果トランジスタと、
前記電界効果トランジスタのソースと前記出力トランジスタのソースとの間に設けられる第２スイッチと、
を備える、請求項１に記載の半導体集積回路装置。
【請求項５】
前記電界効果トランジスタのゲートとグラウンド電圧が印加されるように構成される第２端子との間に設けられる第３スイッチを備える、請求項４に記載の半導体集積回路装置。
【請求項６】
前記第２スイッチをオンし、前記第３スイッチをオフにする第１動作モードと、
前記第２スイッチをオフし、前記第３スイッチをオンにする第２動作モードと、を有する、請求項５に記載の半導体集積回路装置。
【請求項７】
基板と、
前記基板に実装される請求項１～６のいずれか一項に記載の半導体集積回路装置と、
を備える、電源装置。
【請求項８】
前記基板に実装され前記端子に電気的に接続されるインダクタ又は前記基板に形成され前記端子に電気的に接続されるインダクタ成分を有する配線パターンを備える、請求項７に記載の電源装置。
【請求項９】
前記基板に設けられ前記端子に電気的に接続される導電体又は前記基板に形成され前記端子に電気的に接続されるインダクタ成分を有さない配線パターンを備える、請求項７に記載の電源装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、半導体集積回路装置及び電源装置に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
特許文献１で開示されている半導体集積回路装置は、帰還電圧と基準電圧との誤差に応じた第１エラー電圧を出力する第１エラーアンプと、帰還電圧と基準電圧との誤差に応じた第２エラー電圧を出力する第２エラーアンプと、直列接続された第１スイッチング素子及び第２スイッチング素子と、第１エラー電圧に基づき、第１スイッチング素子及び第２スイッチング素子をスイッチング制御する第１制御部と、出力トランジスタと、第２エラー電圧に基づき、出力トランジスタをリニア制御する第２制御部と、を備える。
【０００３】
特許文献１で開示されている半導体集積回路装置は、スイッチング電源装置の一部としての利用と、リニア電源装置の一部としての利用と、を切り替えることが可能である。
【先行技術文献】
【特許文献】
【０００４】
特開２００５－１３０６２２号公報
【０００５】
［概要］
しかしながら、特許文献１で開示されている半導体集積回路装置は、スイッチング電源装置に関連する回路と、リニア電源装置に関連する回路と、を各々完全に個別に構成しているため、面積効率が悪かった。
【０００６】
本明細書中に開示されている半導体集積回路装置は、電源装置の一部となるように構成された半導体集積回路装置であって、前記電源装置の出力電圧に基づく帰還電圧と基準電圧との誤差に応じたエラー電圧を出力するように構成されたエラーアンプと、直列接続された第１スイッチング素子及び第２スイッチング素子と、前記エラー電圧に基づき、前記第１スイッチング素子及び前記第２スイッチング素子をスイッチング制御するように構成された第１制御部と、出力トランジスタと、前記エラー電圧に基づき、前記出力トランジスタをリニア制御するように構成された第２制御部と、前記第１スイッチング素子及び前記第２スイッチング素子の接続ノードと、前記出力トランジスタの出力端とが接続されるように構成された第１端子と、を備える。
【０００７】
本明細書中に開示されている電源装置は、基板と、前記基板に実装される上記構成の半導体集積回路装置と、を備える。
【図面の簡単な説明】
【０００８】
図１は、参考例に係る半導体集積回路装置の概略構成を示す図である。
図２は、参考例に係るスイッチング電源装置の概略構成を示す図である。
図３は、参考例に係るリニア電源装置の概略構成を示す図である。
図４は、第１実施形態に係る半導体集積回路装置の概略構成を示す図である。
図５は、第１実施形態に係る半導体集積回路装置の外観斜視図である。
図６は、第１実施形態に係るスイッチング電源装置の概略構成を示す図である。
図７は、第１実施形態に係るリニア電源装置の概略構成を示す図である。
図８は、位相補償回路の一構成例を示す図である。
図９は、第２実施形態に係る半導体集積回路装置の概略構成を示す図である。
図１０は、第３実施形態に係る半導体集積回路装置の概略構成を示す図である。
【０００９】
［詳細な説明］
本明細書において、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）とは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳＦＥＴのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
【００１０】
本明細書において基準電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。
（【００１１】以降は省略されています）

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