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公開番号2025056605
公報種別公開特許公報(A)
公開日2025-04-08
出願番号2023166185
出願日2023-09-27
発明の名称半導体装置及び半導体装置の製造方法
出願人ローム株式会社
代理人個人,個人,個人,個人
主分類H10D 30/60 20250101AFI20250401BHJP()
要約【課題】耐圧を確保しつつ小型化を実現可能な半導体装置を提供すること。
【解決手段】
半導体装置は、第1導電型を有する半導体基板11と、半導体基板11上に位置するゲート電極16と、半導体基板11に埋め込まれると共に、第1導電型を有する半導体部分30と、を備え、半導体基板11には、半導体部分30に隣接すると共に第2導電型を有するドリフト領域19の少なくとも一部が設けられ、半導体部分30の表面30aと、ドリフト領域19の表面に含まれる第1部分とは、半導体基板11の表面においてゲート電極16の下方に位置する第2部分よりも上方に位置する。
【選択図】図2
特許請求の範囲【請求項１】
第１導電型を有する半導体基板と、
前記半導体基板上に位置するゲート電極と、
前記半導体基板に埋め込まれると共に、前記第１導電型を有する半導体部分と、を備え、
前記半導体基板には、前記半導体部分に隣接すると共に第２導電型を有するドリフト領域の少なくとも一部が設けられ、
前記半導体部分の表面と、前記ドリフト領域の表面に含まれる第１部分とは、前記半導体基板の表面において前記ゲート電極の下方に位置する第２部分よりも上方に位置する、
半導体装置。
続きを表示（約 990 文字）【請求項２】
前記半導体基板には、前記ドリフト領域の全体と、前記第１部分上に位置すると共に前記第２導電型を有するドレイン領域とが設けられる、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上に位置すると共に、前記第２導電型を有する半導体層をさらに備え、
前記ドリフト領域は、前記半導体基板及び前記半導体層に設けられ、
前記半導体層の表面は、前記第１部分に相当する、請求項１に記載の半導体装置。
【請求項４】
前記半導体部分は、前記半導体層の開口に埋め込まれる、請求項３に記載の半導体装置。
【請求項５】
前記ドリフト領域の深さと、前記半導体部分の深さとの差は、１０％以下である、請求項１～４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体部分の不純物濃度と、前記ドリフト領域の不純物濃度とは、前記半導体基板の不純物濃度よりも高い、請求項１～４のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体部分の不純物濃度と、前記ドリフト領域の不純物濃度との差は、１０％以下である、請求項１～４のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体部分は、接地されている、請求項１～４のいずれか一項に記載の半導体装置。
【請求項９】
平面視における前記半導体部分の短幅は、０．５μｍ以上１μｍ以下である、請求項１～４のいずれか一項に記載の半導体装置。
【請求項１０】
第１導電型を有する半導体基板に第２導電型を有する不純物領域を形成する工程と、
前記半導体基板において前記不純物領域に隣接する領域に溝を形成する工程と、
前記第１導電型を有する半導体部分を前記溝に埋め込む工程と、
前記不純物領域の少なくとも一部、及び前記半導体部分を覆うマスクを形成する工程と、
前記半導体基板において前記マスクから露出する部分をエッチングによって薄化する工程と、
前記半導体基板において薄化された部分上にゲート電極を形成する工程と、を備え、
前記不純物領域は、前記ゲート電極を含むトランジスタのドリフト領域に相当する、半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置及び半導体装置の製造方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
特許文献１は、基板と、基板上に設けられた第１トランジスタと、基板上に設けられた第２トランジスタと、を備える半導体装置を開示している。第１トランジスタ及び第２トランジスタは、それぞれ、第１導電型のウェルと、ウェル上に設けられ、第１方向に延びる帯状領域とを有し、帯状領域は、第１導電型のバックゲート領域と、第２導電型のソース領域と、を有し、第１トランジスタの帯状領域における第１方向に沿ったバックゲート領域の長さに対するソース領域の長さの比の値は、第２トランジスタの帯状領域における比の値よりも大きい。
【先行技術文献】
【特許文献】
【０００３】
特開２０１６－２７６２２号公報
【０００４】
［概要］
本開示の一側面に係る目的は、耐圧を確保しつつ小型化を実現可能な半導体装置を提供することにある。
【０００５】
本開示の一側面に係る半導体装置は、第１導電型を有する半導体基板と、半導体基板上に位置するゲート電極と、半導体基板に埋め込まれると共に、第１導電型を有する半導体部分と、を備え、半導体基板には、半導体部分に隣接すると共に第２導電型を有するドリフト領域の少なくとも一部が設けられ、半導体部分の表面と、ドリフト領域の表面に含まれる第１部分とは、半導体基板の表面においてゲート電極の下方に位置する第２部分よりも上方に位置する。
【図面の簡単な説明】
【０００６】
図１は、実施形態に係る半導体装置のチップを示す平面図である。
図２は、実施形態に係る半導体装置の要部概略断面図である。
図３Ａは、実施形態に係る半導体装置の製造方法の一部を説明するための概略断面図である。
図３Ｂは、実施形態に係る半導体装置の製造方法の一部を説明するための概略断面図である。
図３Ｃは、実施形態に係る半導体装置の製造方法の一部を説明するための概略断面図である。
図３Ｄは、実施形態に係る半導体装置の製造方法の一部を説明するための概略断面図である。
図４は、変形例に係る半導体装置の構成を示す概略断面図である。
図５Ａは、変形例に係る半導体装置の製造方法の一部を説明するための概略断面図である。
図５Ｂは、変形例に係る半導体装置の製造方法の一部を説明するための概略断面図である。
図５Ｃは、変形例に係る半導体装置の製造方法の一部を説明するための概略断面図である。
図５Ｄは、変形例に係る半導体装置の製造方法の一部を説明するための概略断面図である。
図５Ｅは、変形例に係る半導体装置の製造方法の一部を説明するための概略断面図である。
【０００７】
［詳細な説明］
以下では、本開示の実施形態を、添付図面を参照して詳細に説明する。以下の説明において、同一要素または同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。本明細書における「同一」およびそれに類似する単語は、「完全同一」のみに限定されない。また、図面は、実施形態を概念的に説明するためのものであるから、表される各構成要素の寸法及びそれらの比は、実際のものとは異なる場合もある。
【０００８】
図１は、本実施形態に係る半導体装置のチップを示す模式平面図である。図１に示されるように、半導体装置１は、直方体形状を有するシリコン製のチップ２（半導体チップ）を含む。チップ２は、例えば直径３００ｍｍ（約１２インチ）のシリコンウェハーに形成された複数の装置の１つである。以下では、チップ２の厚さに沿った方向は単に厚さ方向と称され、かつ、図１に示されるチップ２の表面２ａはチップ２の上面と称されることがある。
【０００９】
チップ２の表面２ａには、例えば、ドライバ回路３、プリドライバ回路４、アナログ回路５、電源回路６、ロジック回路７、入出力回路８などのデバイス領域が設けられている。上記デバイス領域の少なくとも１つには、チップ２の内外の領域を利用して形成される機能デバイスを含む。機能デバイスは、例えば、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含む。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも２つが組み合わされる回路網を含んでもよい。また図示しないが、チップ２の表面２ａよりも上方には、金属配線などが設けられ得る。
【００１０】
半導体スイッチングデバイスは、例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（BipolarJunction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴのうちの少なくとも１つを含む。半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでもよい。
（【００１１】以降は省略されています）

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