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公開番号2025042937
公報種別公開特許公報(A)
公開日2025-03-28
出願番号2023150148
出願日2023-09-15
発明の名称半導体装置
出願人株式会社東芝
代理人弁理士法人iX
主分類H10D 84/80 20250101AFI20250321BHJP()
要約【課題】制御回路を内蔵した半導体装置の提供。
【解決手段】主素子は、第1電極と、支持体の第1面に沿う第1方向において第1電極と離れて位置する第2電極と、第1方向において第1電極と第2電極との間に設けられ、第2電極と第1のショットキー接合を形成する第1半導体層と、第2方向において第1のショットキー接合に対向する第1ゲート電極とを有する。制御素子は、第3電極と、第4方向において第3電極と離れて位置する第4電極と、第4方向において第3電極と第4電極との間に設けられ、第4電極と第2のショットキー接合を形成する第2半導体層と、第5方向において第2のショットキー接合に対向する第2ゲート電極とを有する。
【選択図】図1
特許請求の範囲【請求項１】
第１面を有する支持体と、
前記支持体上に設けられた主素子と、
前記支持体上に設けられ、前記主素子を制御する制御素子と、
を備え、
前記主素子は、
第１電極と、
前記第１面に沿う第１方向において前記第１電極と離れて位置する第２電極と、
前記第１方向において前記第１電極と前記第２電極との間に設けられ、前記第２電極と第１のショットキー接合を形成する第１半導体層と、
前記第１面に沿い前記第１方向に交差する第２方向において、前記第１のショットキー接合に対向する第１ゲート電極と、
を有し、
前記制御素子は、
第３電極と、
前記第１面に沿う第４方向において前記第３電極と離れて位置する第４電極と、
前記第４方向において前記第３電極と前記第４電極との間に設けられ、前記第４電極と第２のショットキー接合を形成する第２半導体層と、
前記第１面に沿い前記第４方向に交差する第５方向において、前記第２のショットキー接合に対向する第２ゲート電極と、
を有する半導体装置。
続きを表示（約 750 文字）【請求項２】
前記支持体は、基板を有し、
前記第１半導体層と前記第２半導体層とは、同じ前記基板上に設けられている請求項１に記載の半導体装置。
【請求項３】
前記基板は、前記第１方向及び前記第２方向に交差する第３方向において前記第１面の反対側に位置する第２面を有し、
前記制御素子の前記第３電極及び前記第４電極は、前記第１面上に位置し、前記第２面に位置しない請求項２に記載の半導体装置。
【請求項４】
前記第１半導体部の前記第１方向における厚さは、前記第２半導体部の前記第４方向における厚さよりも厚い請求項１～３のいずれか１つに記載の半導体装置。
【請求項５】
複数の前記制御素子が、ＮＯＴ回路を形成する請求項１～３のいずれか１つに記載の半導体装置。
【請求項６】
複数の前記制御素子が、ＮＯＲ回路を形成する請求項１～３のいずれか１つに記載の半導体装置。
【請求項７】
複数の前記制御素子が、ＮＡＮＤ回路を形成する請求項１～３のいずれか１つに記載の半導体装置。
【請求項８】
前記制御素子の前記第３電極及び前記第４電極の少なくともいずれかは、前記主素子の前記第１ゲート電極と電気的に接続されている請求項１～３のいずれか１つに記載の半導体装置。
【請求項９】
前記主素子は、前記第３方向において、前記第１半導体層の上方に接する層間絶縁層をさらに有する請求項３に記載の半導体装置。
【請求項１０】
前記主素子は、前記層間絶縁層中に、前記第１ゲート電極に接続された第１ゲート配線部を有する請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
パワー半導体デバイスにおいて制御回路を内蔵したチップの要求がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－２２０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、制御回路を内蔵した半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体装置は、第１面を有する支持体と、前記支持体上に設けられた主素子と、前記支持体上に設けられ、前記主素子を制御する制御素子と、を備え、前記主素子は、第１電極と、前記第１面に沿う第１方向において前記第１電極と離れて位置する第２電極と、前記第１方向において前記第１電極と前記第２電極との間に設けられ、前記第２電極と第１のショットキー接合を形成する第１半導体層と、前記第１面に沿い前記第１方向に交差する第２方向において、前記第１のショットキー接合に対向する第１ゲート電極と、を有し、前記制御素子は、第３電極と、前記第１面に沿う第４方向において前記第３電極と離れて位置する第４電極と、前記第４方向において前記第３電極と前記第４電極との間に設けられ、前記第４電極と第２のショットキー接合を形成する第２半導体層と、前記第１面に沿い前記第４方向に交差する第５方向において、前記第２のショットキー接合に対向する第２ゲート電極と、を有する。
【図面の簡単な説明】
【０００６】
実施形態の半導体装置の模式断面図である。
実施形態の半導体装置の主素子の模式斜視図である。
実施形態の半導体装置の主素子の模式斜視図である。
実施形態の半導体装置の主素子の模式断面図である。
（ａ）及び（ｂ）は、実施形態の半導体装置の主素子の模式斜視図である。
実施形態の半導体装置の制御素子の模式斜視図である。
実施形態の半導体装置の制御素子の模式断面図である。
（ａ）は実施形態の半導体装置の制御回路の回路図であり、（ｂ）は同制御回路を形成する制御素子の模式断面図である。
（ａ）は実施形態の半導体装置の制御回路の回路図であり、（ｂ）は同制御回路を形成する制御素子の模式断面図である。
（ａ）は実施形態の半導体装置の制御回路の回路図であり、（ｂ）は同制御回路を形成する制御素子の模式断面図である。
（ａ）は実施形態の半導体装置の制御回路の回路図であり、（ｂ）は同制御回路を形成する制御素子の模式断面図である。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、同一または同様の要素には、同じ符号を付している。
【０００８】
図１に示すように、実施形態の半導体装置１は、主素子１１０と制御素子１２０とを備える。主素子１１０は、電力を制御または変換するパワー半導体素子である。制御素子１２０は、主素子１１０を制御する。例えば、複数の制御素子１２０によって、主素子１１０を制御する制御回路が形成される。
【０００９】
半導体装置１は、支持体１００をさらに備える。図２に示すように、主素子１１０は支持体１００上に設けられている。図６に示すように、制御素子１２０は支持体１００上に設けられている。
【００１０】
図２に示すように、支持体１００は、第１面１００Ａを有する。第１面１００Ａに対して平行な１つの方向をＸ軸方向とする。第１面１００Ａに対して平行で、Ｘ軸方向に対して垂直な方向をＹ軸方向とする。Ｘ軸方向及びＹ軸方向に対して垂直な方向をＺ軸方向とする。第１面１００Ａは、Ｚ軸方向に対して垂直である。例えば、本明細書において、Ｙ軸に沿う方向を第１方向Ｙ、Ｘ軸に沿う方向を第２方向Ｘ、Ｚ軸に沿う方向を第３方向Ｚとする。
（【００１１】以降は省略されています）

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