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公開番号2025040900
公報種別公開特許公報(A)
公開日2025-03-25
出願番号2023147989
出願日2023-09-12
発明の名称半導体装置
出願人富士電機株式会社
代理人個人
主分類H10D 30/66 20250101AFI20250317BHJP()
要約【課題】破壊耐量を向上させることができる半導体装置を提供すること。
【解決手段】半導体基板40は、n⁺型ドレイン領域1となるn⁺型出発基板41上にn^-型ドリフト領域2となるn^-型エピタキシャル層42と、n型電流拡散領域23となるn型エピタキシャル層43と、p型ベース領域3となるp型エピタキシャル層44と、をこの順に積層してなる。エピタキシャル層44,43は、n^-型エピタキシャル層42よりも結晶性がよく、トレンチゲート構造が形成されている。半導体基板40は、活性有効領域31a以外の全域でエピタキシャル層44,43がエッチングによりすべて除去された積層構造となっている。これによって、半導体基板40は、活性有効領域31a以外の全域において、n^-型ドリフト領域2よりも少数キャリアのライフタイムが長くなる部分をすべて除去して少数キャリアのライフタイムを略一様にした積層構造となっている。
【選択図】図2
特許請求の範囲【請求項１】
半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記活性領域と前記終端領域との間の境界領域と、
前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記活性領域に設けられ、前記第２半導体領域と前記第１半導体領域とのｐｎ接合を含む素子構造と、
前記境界領域において前記第１主面と前記第１半導体領域との間に設けられた第２導電型外周領域と、
前記第１主面に設けられ、前記素子構造および前記第２導電型外周領域と電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記半導体基板は、
前記第１主面側の表面領域に前記第２導電型外周領域が設けられ、前記第２導電型外周領域を除く残部を前記第１半導体領域とした第１導電型の第１エピタキシャル層と、
前記素子構造が形成された第２エピタキシャル層と、の積層構造を有し、
前記第２エピタキシャル層は、前記活性領域のみに設けられ、前記活性領域における前記第１主面を形成し、
前記第１エピタキシャル層は、前記活性領域以外の全域で前記第１主面を形成することを特徴とする半導体装置。
続きを表示（約 2,100 文字）【請求項２】
前記活性領域は、
前記素子構造が設けられた活性有効領域と、
前記素子構造が設けられていない活性無効領域と、を有し、
前記第２導電型外周領域は、前記活性無効領域において前記第１主面と前記第１半導体領域との間に設けられ、
前記第２エピタキシャル層は、前記活性有効領域のみに設けられ、前記活性有効領域における前記第１主面を形成し、
前記第１エピタキシャル層は、前記活性有効領域以外の全域で前記第１主面を形成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記活性領域と前記終端領域との間の境界領域と、
前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記活性領域に設けられ、前記第２半導体領域と前記第１半導体領域とのｐｎ接合を含む素子構造と、
前記境界領域において前記第１主面と前記第１半導体領域との間に設けられた第２導電型外周領域と、
前記第１主面に設けられ、前記素子構造および前記第２導電型外周領域と電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記半導体基板は、前記活性領域以外の全域で、前記第１半導体領域よりも少数キャリアのライフタイムの長い部分をすべて除去した構造を有することを特徴とする半導体装置。
【請求項４】
前記活性領域は、
前記素子構造が設けられた活性有効領域と、
前記素子構造が設けられていない活性無効領域と、を有し、
前記第２導電型外周領域は、前記活性無効領域において前記第１主面と前記第１半導体領域との間に設けられ、
前記半導体基板は、前記活性有効領域以外の全域で、前記第１半導体領域よりも少数キャリアのライフタイムの長い部分をすべて除去した構造を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記活性領域と前記終端領域との間の境界領域と、
前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記活性領域に設けられ、前記第２半導体領域と前記第１半導体領域とのｐｎ接合を含む素子構造と、
前記境界領域において前記第１主面と前記第１半導体領域との間に設けられた第２導電型外周領域と、
前記第１主面に設けられ、前記素子構造および前記第２導電型外周領域と電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記半導体基板は、エピタキシャル層を含み、前記エピタキシャル層のうち、前記活性領域以外の全域で相対的に結晶性のよい部分をすべて除去した構造を有することを特徴とする半導体装置。
【請求項６】
前記活性領域は、
前記素子構造が設けられた活性有効領域と、
前記素子構造が設けられていない活性無効領域と、を有し、
前記第２導電型外周領域は、前記活性無効領域において前記第１主面と前記第１半導体領域との間に設けられ、
前記半導体基板は、前記エピタキシャル層のうち、前記活性有効領域以外の全域で相対的に結晶性のよい部分をすべて除去した構造を有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記素子構造は、金属－酸化膜－半導体の３層構造からなる絶縁ゲート構造であり、
前記第１主面に絶縁層を介して設けられ、前記活性無効領域において深さ方向に前記第２導電型外周領域と対向し、前記絶縁ゲート構造を構成するゲート電極が電気的に接続されたゲートパッドを備えることを特徴とする請求項２、４または６に記載の半導体装置。
【請求項８】
前記素子構造は、金属－酸化膜－半導体の３層構造からなる絶縁ゲート構造であり、
前記第１主面に絶縁層を介して設けられ、前記活性無効領域において深さ方向に前記第２導電型外周領域と対向し、前記絶縁ゲート構造を構成するゲート電極が電気的に接続されたゲート配線層を備えることを特徴とする請求項２、４または６に記載の半導体装置。
【請求項９】
前記素子構造は、金属－酸化膜－半導体の３層構造からなる絶縁ゲート構造であり、
前記第１主面に絶縁層を介して設けられ、前記境界領域において深さ方向に前記第２導電型外周領域と対向し、前記絶縁ゲート構造を構成するゲート電極が電気的に接続されたゲート配線層を備えることを特徴とする請求項１～６のいずれか一つに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
この発明は、半導体装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
従来の半導体装置として、ｎ
-
型ドリフト領域となるｎ
-
型エピタキシャル層上に積層したｎ型エピタキシャル層およびｐ型エピタキシャル層にＭＯＳゲート（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ（金属－酸化膜－半導体）の３層構造からなる絶縁ゲート）構造の各部を形成したＭＯＳＦＥＴ（ＭＯＳＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：ＭＯＳゲートを備えたＭＯＳ型電界効果トランジスタ）が公知である（例えば、下記特許文献１～３参照。）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１２００７２号公報
特許第４６４０４３９号公報
特許第６８４８３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＭＯＳゲート構造の各部が形成されるｎ型エピタキシャル層およびｐ型エピタキシャル層は、ｎ
-
型ドリフト領域と比べて、結晶性がよいため、キャリアライフタイムが長い。このｎ
-
型ドリフト領域と比べてキャリアライフタイムが長い部分がＭＯＳＦＥＴのスイッチング時に局所的に破壊し、その結果、ＭＯＳＦＥＴの全体の破壊耐量が低くなる。
【０００５】
この発明は、上述した従来技術による課題を解消するため、破壊耐量を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板に、活性領域と、前記活性領域の周囲を囲む終端領域と、前記活性領域と前記終端領域との間の境界領域と、が設けられている。前記活性領域から前記終端領域にわたって前記半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記活性領域に、前記第２半導体領域と前記第１半導体領域とのｐｎ接合を含む素子構造が設けられている。前記境界領域において前記第１主面と前記第１半導体領域との間に第２導電型外周領域が設けられている。第１電極は、前記第１主面に設けられ、前記素子構造および前記第２導電型外周領域と電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。
【０００７】
前記半導体基板は、前記第１主面側の表面領域に前記第２導電型外周領域が設けられ、前記第２導電型外周領域を除く残部を前記第１半導体領域とした第１導電型の第１エピタキシャル層と、前記素子構造が形成された第２エピタキシャル層と、の積層構造を有する。前記第２エピタキシャル層は、前記活性領域のみに設けられ、前記活性領域における前記第１主面を形成する。前記第１エピタキシャル層は、前記活性領域以外の全域で前記第１主面を形成する。換言すると、前記半導体基板は、前記活性領域以外の全域で、前記第１半導体領域よりも少数キャリアのライフタイムの長い部分をすべて除去した構造を有する。または、前記半導体基板は、エピタキシャル層を含み、前記エピタキシャル層のうち、前記活性領域以外の全域で相対的に結晶性のよい部分をすべて除去した構造を有する。
【０００８】
上述した発明によれば、第２半導体領域と第１半導体領域とのｐｎ接合で形成されるダイオードの逆回復時に、活性領域以外の全域において逆回復電流（正孔電流）が遮断されるまでの期間をほぼ均一にすることができる。このため、活性領域以外の全域において正孔電流が局所的に集中することを抑制することができる。
【発明の効果】
【０００９】
本発明にかかる半導体装置によれば、破壊耐量を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００１０】
実施の形態にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
図１の切断線Ａ－Ａ’における断面構造を示す断面図である。
図１の切断線Ａ－Ａ’における断面構造の別例を示す断面図である。
図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。
図１の切断線Ｃ－Ｃ’における断面構造を示す断面図である。
参考例の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
図６の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。
図６の切断線ＢＢ－ＢＢ’における断面構造を示す断面図である。
図６の切断線ＣＣ－ＣＣ’における断面構造を示す断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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