特許ウォッチ

公開番号2025067763
公報種別公開特許公報(A)
公開日2025-04-24
出願番号2024032078
出願日2024-03-04
発明の名称半導体装置
出願人富士電機株式会社
代理人個人,個人
主分類H02M 7/48 20070101AFI20250417BHJP(電力の発電,変換,配電)
要約【課題】半導体基板の面積を大きくせずに、高耐圧化することができる半導体装置を提供する。
【解決手段】第1半導体チップ411、421、431に形成された第1スイッチング素子41～43と、第2半導体チップ71u～71wに形成され、第1スイッチング素子41～43を制御する信号を出力する第1制御回路61と、第1制御回路61から出力される信号の電位を変換するレベルシフト回路62と、第3半導体チップ76u～76wに形成され、レベルシフト回路62により電位が変換された信号に応じて、第1スイッチング素子41～43を駆動する駆動回路63と、を備え、第3半導体チップ76u～76wが、第1半導体チップ41～43上に配置されている。
【選択図】図19
特許請求の範囲【請求項１】
第１半導体チップに形成された第１スイッチング素子と、
第２半導体チップに形成され、前記第１スイッチング素子を制御する信号を出力する第１制御回路と、
前記第１制御回路から出力される信号の電位を変換するレベルシフト回路と、
第３半導体チップに形成され、前記レベルシフト回路により電位が変換された信号に応じて、前記第１スイッチング素子を駆動する駆動回路と、
を備え、
前記第３半導体チップが、前記第１半導体チップ上に配置されている半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記レベルシフト回路がＭＯＳトランジスタおよび抵抗を有し、
前記ＭＯＳトランジスタが前記第２半導体チップに形成され、
前記抵抗が前記第３半導体チップに形成されている
請求項１に記載の半導体装置。
【請求項３】
第４半導体チップに形成された第２スイッチング素子と、
前記第２スイッチング素子を制御する信号を出力する第２制御回路と、
を更に備える
請求項１または２に記載の半導体装置。
【請求項４】
前記第２制御回路が、前記第２半導体チップに形成されている
請求項３に記載の半導体装置。
【請求項５】
前記第１スイッチング素子、前記第１制御回路、前記駆動回路及び前記第２スイッチング素子をそれぞれ複数備え、
前記複数の第１スイッチング素子が、複数の前記第１半導体チップに形成され、
複数の第１制御回路が、前記第２制御回路と共に、同一の前記第２半導体チップに形成され、
前記複数の駆動回路が、複数の前記第３半導体チップに形成され、
前記複数の第２スイッチング素子が、複数の前記第４半導体チップに形成されている
請求項４に記載の半導体装置。
【請求項６】
前記第２制御回路が、第５半導体チップに形成されている
請求項３に記載の半導体装置。
【請求項７】
前記第１スイッチング素子、前記第１制御回路、前記駆動回路及び前記第２スイッチング素子をそれぞれ複数備え、
前記複数の第１スイッチング素子が、複数の前記第１半導体チップに形成され、
前記複数の第１制御回路が、複数の前記第２半導体チップに形成され、
前記複数の駆動回路が、複数の前記第３半導体チップに形成され、
前記複数の第２スイッチング素子が、複数の前記第４半導体チップに形成されている
請求項６に記載の半導体装置。
【請求項８】
前記第１スイッチング素子、前記第１制御回路、前記駆動回路及び前記第２スイッチング素子をそれぞれ複数備え、
前記複数の第１スイッチング素子が、複数の前記第１半導体チップに形成され、
前記複数の第１制御回路が、同一の前記第２半導体チップに形成され、
前記複数の駆動回路が、複数の前記第３半導体チップに形成され、
前記複数の第２スイッチング素子が、複数の前記第４半導体チップに形成されている
請求項６に記載の半導体装置。
【請求項９】
前記駆動回路に電気的に接続される複数の端子と、
前記複数の端子上に配置された配線基板と、
を更に備え、
前記第２半導体チップが、前記第５半導体チップに前記配線基板を介して接続されている
請求項６に記載の半導体装置。
【請求項１０】
前記駆動回路に電気的に接続される複数の端子と、
前記複数の端子上に配置された配線基板と、
を更に備え、
前記第３半導体チップが、前記第２半導体チップに前記配線基板を介して接続されている
請求項４に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
特許文献１は、ＧＮＤ基準回路と浮遊基準回路とを異なる半導体基板に形成した半導体装置を開示する。特許文献２は、ＧＮＤ基準回路が第１基板に設けられ、浮遊基準回路が第２基板に設けられた半導体装置を開示する。
【０００３】
特許文献３は、上アーム駆動回路と電流検出回路とを含む第１の半導体チップと、下アーム駆動回路と駆動信号処理回路とを含む第２の半導体チップと、レベルシフト回路用高耐圧ＭＯＳＦＥＴを含む第３の半導体チップとを有するインバータ装置を開示する。特許文献４は、半導体素子に駆動電力を供給する回路素子が、他の回路素子が組み込まれた半導体チップとは別の半導体チップに組み込まれて回路が構成されている半導体素子駆動用集積回路を開示する。
【先行技術文献】
【特許文献】
【０００４】
特開２００１－２３７３８１号公報
特開２０１０－１５４７２１号公報
特開２００４－１２０９１７号公報
特開２００４－２６５９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
モータ駆動用のインバータ等の半導体装置では、電源電圧を高電圧化することにより、モータの出力を維持したうえで電流による電力損失の削減と小型化ができる。このため、高電位側のパワー半導体素子を駆動する高耐圧集積回路（ＨＶＩＣ）の高耐圧化が望まれている。しかし、ＨＶＩＣを高耐圧化するためには、半導体基板の面積が大きくなるため、製造コストが高くなる。
【０００６】
上記問題に鑑み、本開示は、半導体基板の面積を大きくせずに、高耐圧化することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示の一態様は、第１半導体チップに形成された第１スイッチング素子と、第２半導体チップに形成され、第１スイッチング素子を制御する信号を出力する第１制御回路と、第１制御回路から出力される信号の電位を変換するレベルシフト回路と、第３半導体チップに形成され、レベルシフト回路により電位が変換された信号に応じて、第１スイッチング素子を駆動する駆動回路と、を備え、第３半導体チップが、第１半導体チップ上に配置されている半導体装置であることを要旨とする。
【０００８】
本開示の他の態様は、第１半導体チップに形成された第１スイッチング素子と、第２半導体チップに形成され、第１スイッチング素子を制御する信号を出力する第１制御回路と、第１制御回路から出力される信号の電位を変換するレベルシフト回路と、第３半導体チップに形成され、レベルシフト回路により電位が変換された信号に応じて、第１スイッチング素子を駆動する駆動回路と、第１半導体チップと第３半導体チップの間に配置され、第１半導体チップ、第２半導体チップおよび第３半導体チップの少なくともいずれかに電
気的に接続された中継配線と、を備える半導体装置であることを要旨とする。
【０００９】
本開示の更に他の態様は、第１半導体チップに形成された第１スイッチング素子と、第２半導体チップに形成され、第１スイッチング素子を制御する信号を出力する第１制御回路と、第１制御回路から出力される信号の電位を変換するレベルシフト回路と、第３半導体チップに形成され、レベルシフト回路により電位が変換された信号に応じて、第１スイッチング素子を駆動する駆動回路と、駆動回路に電気的に接続される複数の端子と、複数の端子上に配置され、第２半導体チップおよび第３半導体チップの少なくともいずれかに電気的に接続された配線基板と、を備える半導体装置であることを要旨とする。
【００１０】
なお、上記の発明の概要は、本開示の必要な特徴のすべてを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となり得る。
【発明の効果】
（【００１１】以降は省略されています）

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