特許ウォッチ

公開番号2025066502
公報種別公開特許公報(A)
公開日2025-04-23
出願番号2023176160
出願日2023-10-11
発明の名称試験回路、及び試験方法
出願人富士電機株式会社
代理人弁理士法人一色国際特許事務所
主分類G01R 31/26 20200101AFI20250416BHJP(測定;試験)
要約【課題】欠陥の検出を容易にしつつスイッチング素子の熱破壊を抑制する。
【解決手段】スイッチング素子の試験を行う際に用いられる試験回路であって、前記スイッチング素子の接地側電極に接続される第1端子と、前記スイッチング素子の制御電極に接続される第2端子と、前記スイッチング素子の電源側電極に接続される第3端子と、電源電圧が印加される第4端子と、前記第3端子と前記第4端子との間に位置する第1スイッチと、を備え、前記第1スイッチは、前記スイッチング素子がオフされてから所定期間が経過すると、オフし、前記所定期間は、前記スイッチング素子がオフされてから、前記スイッチング素子に流れる駆動電流が遮断されずにゼロとなるまでの第1期間より短い。
【選択図】図1
特許請求の範囲【請求項１】
スイッチング素子の試験を行う際に用いられる試験回路であって、
前記スイッチング素子の接地側電極に接続される第１端子と、
前記スイッチング素子の制御電極に接続される第２端子と、
前記スイッチング素子の電源側電極に接続される第３端子と、
電源電圧が印加される第４端子と、
前記第３端子と前記第４端子との間に位置する第１スイッチと、
を備え、
前記第１スイッチは、
前記スイッチング素子がオフされてから所定期間が経過すると、オフし、
前記所定期間は、
前記スイッチング素子がオフされてから、前記スイッチング素子に流れる駆動電流が遮断されずにゼロとなるまでの第１期間より短い、
試験回路。
続きを表示（約 890 文字）【請求項２】
請求項１に記載の試験回路であって、
前記所定期間において、前記第３端子に印加される電圧と、前記駆動電流とに基づいて定まる第１エネルギーは、前記スイッチング素子の熱破壊が生じる第２エネルギーより小さい、
試験回路。
【請求項３】
請求項２に記載の試験回路であって、
前記スイッチング素子がオフされた際の前記駆動電流のピーク値は、前記スイッチング素子の定格電流の電流値より小さい、
試験回路。
【請求項４】
請求項１に記載の試験回路であって、
前記第４端子及び前記第１スイッチの間に設けられたコイルと、
前記コイルと並列に設けられた第２スイッチと
を備え、
前記第２スイッチは、
前記スイッチング素子がオフされて前記所定期間経過後、オンする、
試験回路。
【請求項５】
請求項４に記載の試験回路であって、
前記第２スイッチは、
前記第１スイッチがオフする前に、オンする、
試験回路。
【請求項６】
スイッチング素子の接地側電極に接続される第１端子と、
前記スイッチング素子の制御電極に接続される第２端子と、
前記スイッチング素子の電源側電極に接続される第３端子と、
電源電圧が印加される第４端子と、
前記第３端子と前記第４端子との間に位置する第１スイッチと、
を備えた試験回路を用いて前記スイッチング素子の試験を行う試験方法であって、
前記スイッチング素子をオンする第１ステップと、
前記スイッチング素子をオフする第２ステップと、
前記スイッチング素子がオフされてから所定期間が経過すると、前記第１スイッチをオフする第３ステップと、
を有し、
前記所定期間は、
前記スイッチング素子がオフされてから、前記スイッチング素子に流れる駆動電流が遮断されずにゼロとなるまでの第１期間より短い、
試験方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、試験回路、及び試験方法に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｆｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ）や、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）などのスイッチング素子に対しては、初期故障や欠陥品を選別するため、一般的には、アバランシェ試験が行われる（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１３－９２５３４号公報
特開２０２３－６２８１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、アバランシェ試験において、スイッチング素子に流れる電流のピーク値を大きくすると、スイッチング素子の欠陥を検出しやすくなる。しかしながら、電流のピーク値を大きくすると、欠陥が問題にならない正常品まで熱破壊してしまう。
【０００５】
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、欠陥の検出を容易にしつつスイッチング素子の熱破壊を抑制することにある。
【課題を解決するための手段】
【０００６】
前述した課題を解決する主たる本発明は、スイッチング素子の試験を行う際に用いられる試験回路であって、前記スイッチング素子の接地側電極に接続される第１端子と、前記スイッチング素子の制御電極に接続される第２端子と、前記スイッチング素子の電源側電極に接続される第３端子と、電源電圧が印加される第４端子と、前記第３端子と前記第４端子との間に位置する第１スイッチと、を備え、前記第１スイッチは、前記スイッチング素子がオフされてから所定期間が経過すると、オフし、前記所定期間は、前記スイッチング素子がオフされてから、前記スイッチング素子に流れる駆動電流が遮断されずにゼロとなるまでの第１期間より短い。
【発明の効果】
【０００７】
本発明によれば、欠陥の検出を容易にしつつスイッチング素子の熱破壊を抑制することができる。
【図面の簡単な説明】
【０００８】
試験回路１０を含むシステム構成を示す図である。
試験波形の一例を示す図である。
試験波形の一例を示す図である。
試験方法を説明するためのフロー図である。
電流Ｉｃのピーク値ＩｃｐとエネルギーＥとの関係の一例を示す図である。
【発明を実施するための形態】
【０００９】
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１０】
＝＝＝＝＝スクリーニング試験について＝＝＝＝＝
パワーＭＯＳＦＥＴや、ＩＧＢＴなどのパワー半導体素子（以下、スイッチング素子）は、ウェハ基板に多数形成される。そして、これらのスイッチング素子は、ダイシングにより分断された後、半導体モジュールに組み込まれる。
（【００１１】以降は省略されています）

関連特許