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公開番号2025067235
公報種別公開特許公報(A)
公開日2025-04-24
出願番号2023177038
出願日2023-10-12
発明の名称半導体装置
出願人富士電機株式会社
代理人弁理士法人扶桑国際特許事務所
主分類H01L 25/07 20060101AFI20250417BHJP(基本的電気素子)
要約【課題】配線の寄生インダクタンスに起因して生じるサージ電圧を抑制する。
【解決手段】半導体装置1は、半導体チップQ1と、ミラークランプ回路Q2とを有する。半導体チップQ1は、メインスイッチとしてのスイッチング素子11を含む。ミラークランプ回路Q2は、スイッチング素子11がオフ状態のときにスイッチング素子11のゲート電極G1(第1の制御電極)の電位上昇を抑制する。また、半導体チップQ1のおもて面に設けられているゲート電極G1の上にミラークランプ回路用スイッチング素子21が配置されて、半導体チップQ1と、ミラークランプ回路用スイッチング素子21とが同一パッケージに内蔵されている。
【選択図】図1
特許請求の範囲【請求項１】
スイッチング素子を含む半導体チップと、
前記スイッチング素子がオフ状態のときに前記スイッチング素子の第１の制御電極の電位上昇を抑制するミラークランプ回路と、を有する半導体装置であって、
前記半導体チップのおもて面に設けられている前記第１の制御電極の上にミラークランプ回路用スイッチング素子が配置されて、前記半導体チップと、前記ミラークランプ回路用スイッチング素子とが同一パッケージに内蔵されている、
半導体装置。
続きを表示（約 490 文字）【請求項２】
前記ミラークランプ回路用スイッチング素子の第２の入力電極と、前記半導体チップの前記第１の制御電極とが接合材で接続され、
前記ミラークランプ回路用スイッチング素子の第２の出力電極と、前記半導体チップの前記おもて面に設けられている第１の出力電極とが接続されている、請求項１記載の半導体装置。
【請求項３】
前記半導体チップの前記第１の制御電極は、ワイヤボンディングによって第１の端子に接続され、
前記ミラークランプ回路用スイッチング素子の第２の制御電極は、ワイヤボンディングによって第２の端子に接続され、
前記半導体チップの前記第１の出力電極は、複数のワイヤボンディング、または接続子によって第３の端子に接続される、請求項２記載の半導体装置。
【請求項４】
前記ミラークランプ回路用スイッチング素子は、前記第１の制御電極の外縁部側に配置される、請求項１記載の半導体装置。
【請求項５】
前記半導体チップの前記第１の制御電極は、前記第１の端子に近接した位置に形成される、請求項３記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
半導体装置において、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲートダイオードが、パッケージ内においてソースセンス端子上にアノードが接続されるように配置され、ＭＩＳＦＥＴのソースパッド電極・ゲートパッド電極は表面側に配置される（例えば、特許文献１を参照）。また、主回路用ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲートとソースとの間に短絡用ＭＯＳＦＥＴが接続され、主回路用ＭＯＳＦＥＴと短絡用ＭＯＳＦＥＴが異なるランドに配置されて、主回路用ＭＯＳＦＥＴと短絡用ＭＯＳＦＥＴの各ソース電極がワイヤで接続される（例えば、特許文献２を参照）。
【０００３】
さらに、ＳｉＣ（Silicon carbide）基板で形成されるＭＯＳＦＥＴが、縦型のＭＯＳＦＥＴセルが複数配列されるセル領域と、ゲート配線領域との間にミラークランプ回路領域を備える（例えば、特許文献３を参照）。また、アクティブミラークランプ用トランジスタから、セラミックス基板上に配置されたソースセンス信号用配線パターンに向けてミラークランプソースワイヤが接続され、ゲート信号用配線パターンに向けてミラークランプゲートワイヤが接続される（例えば、特許文献４を参照）。
【先行技術文献】
【特許文献】
【０００４】
特開２０１５－１２６３４２号公報
国際公開第２０１２／０１８０７３号
特開２０１６－１７４０３３号公報
国際公開第２０１８／１８６３５３号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、配線の寄生インダクタンスに起因して生じるサージ電圧を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、半導体装置が提供される。半導体装置は、スイッチング素子を含む半導体チップと、スイッチング素子がオフ状態のときにスイッチング素子の第１の制御電極の電位上昇を抑制するミラークランプ回路と、を有する。また、半導体チップのおもて面に設けられている第１の制御電極の上にミラークランプ回路用スイッチング素子が配置されて、半導体チップと、ミラークランプ回路用スイッチング素子とが同一パッケージに内蔵されている。
【発明の効果】
【０００７】
１側面によれば、配線の寄生インダクタンスに起因して生じるサージ電圧を抑制することが可能になる。
【図面の簡単な説明】
【０００８】
半導体装置の一例を説明するための図である。
半導体装置の回路構成の一例を示す図である。
半導体装置の構成の一例を示す図である。
半導体装置の断面図の一例を示す図である。
半導体装置の構成の一例を示す図である。
半導体装置の断面図の一例を示す図である。
ミラークランプ回路用ＭＯＳＦＥＴの配置位置の比較例及び変形例を示す図である。
ミラークランプ回路用ＭＯＳＦＥＴの配置位置の比較例及び変形例を示す図である。
半導体チップのゲート電極の配置位置の比較例及び変形例を示す図である。
半導体チップのゲート電極の配置位置の比較例及び変形例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本実施の形態について図面を参照して説明する。なお、本明細書および図面において実質的に同一の機能を有する要素については、同一の符号を付することにより重複説明を省略する場合がある。また、以下の説明において、「上面」とは、紙面から見て上を向いた面を表す。同様に、「上」及び「上部」とは、紙面から見て上を向いた方向を指す。「下面」とは、紙面から見て下を向いた面を表す。同様に、「下方」とは、紙面から見て下を向いた方向を指す。全ての図面でこのような方向性を意味する。「上面」、「上」、「上部」、「下面」、「下方」は、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。
【００１０】
図１は半導体装置の一例を説明するための図である。半導体装置１は、半導体チップＱ１と、ミラークランプ回路Ｑ２とを有する。半導体チップＱ１は、メインスイッチとしてスイッチング素子１１を含む。ミラークランプ回路Ｑ２は、スイッチング素子１１がオフ状態のときにスイッチング素子１１のゲート電極Ｇ１（第１の制御電極）の電位上昇を抑制する。
（【００１１】以降は省略されています）

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