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公開番号
2025093806
公報種別
公開特許公報(A)
公開日
2025-06-24
出願番号
2023209691
出願日
2023-12-12
発明の名称
半導体装置
出願人
富士電機株式会社
代理人
弁理士法人RYUKA国際特許事務所
主分類
H10D
30/66 20250101AFI20250617BHJP()
要約
【課題】半導体装置において、半導体基板の面積に対する活性部の面積の割合を大きくすることが好ましい。
【解決手段】上面を有する半導体基板と、前記半導体基板に設けられ、トランジスタを有する活性部と、前記半導体基板の前記上面の上方に設けられたゲートランナーとを備え、前記トランジスタは、ゲート電極を備えるMOSゲートを含み、前記ゲートランナーは、前記ゲート電極に電気的に接続されており、前記ゲートランナーは、前記半導体基板の前記上面の上方において、前記活性部と前記半導体基板の1辺との間に設けられ、前記活性部と前記半導体基板の他のいずれの辺との間にも設けられていない半導体装置を提供する。
【選択図】図1
特許請求の範囲
【請求項1】
上面を有する半導体基板と、
前記半導体基板に設けられ、トランジスタを有する活性部と、
前記半導体基板の前記上面の上方に設けられたゲートランナーと
を備え、
前記トランジスタは、ゲート電極を備えるMOSゲートを含み、
前記ゲートランナーは、前記ゲート電極に電気的に接続されており、
前記ゲートランナーは、前記半導体基板の前記上面の上方において、前記活性部と前記半導体基板の1辺との間に設けられ、前記活性部と前記半導体基板の他のいずれの辺との間にも設けられていない
半導体装置。
続きを表示(約 900 文字)
【請求項2】
前記トランジスタの前記ゲート電極が、金属部分を有する
請求項1に記載の半導体装置。
【請求項3】
前記MOSゲートは、前記半導体基板の前記上面に設けられたトレンチを有しており、
前記金属部分は、前記トレンチの内部に設けられている
請求項2に記載の半導体装置。
【請求項4】
前記半導体基板は、
第1導電型のドリフト領域と、
前記半導体基板の前記上面と前記ドリフト領域との間に設けられ、前記トレンチと接する第2導電型のチャネル領域と
を有し、
前記金属部分は、前記チャネル領域よりも深くまで設けられている
請求項3に記載の半導体装置。
【請求項5】
前記トレンチの内部において、前記金属部分と、ポリシリコンが積層している
請求項4に記載の半導体装置。
【請求項6】
前記トレンチは、側壁と、底部を有し、
前記ポリシリコンは、前記トレンチの前記側壁と前記金属部分との間に設けられている
請求項5に記載の半導体装置。
【請求項7】
前記側壁と垂直な方向において前記金属部分と積層している前記ポリシリコンの厚さは、0.2μm以下である
請求項6に記載の半導体装置。
【請求項8】
前記底部に形成された前記ポリシリコンの前記トレンチの深さ方向における厚さは、前記側壁と前記金属部分との間に設けられている前記ポリシリコンの厚さよりも大きい
請求項6に記載の半導体装置。
【請求項9】
前記半導体基板の前記上面の上方に設けられるエミッタ電極と、
前記ゲート電極と、前記エミッタ電極を絶縁する層間絶縁膜と
を更に備え、
前記層間絶縁膜が前記トレンチの内部に設けられている
請求項3に記載の半導体装置。
【請求項10】
前記金属部分はタングステンを含む
請求項3に記載の半導体装置。
(【請求項11】以降は省略されています)
発明の詳細な説明
【技術分野】
【0001】
本発明は、半導体装置に関する。
続きを表示(約 1,400 文字)
【背景技術】
【0002】
従来、半導体本体の中央にゲートフィンガを設ける半導体装置が知られている(例えば、特許文献1参照)。また、ゲートトレンチにコンタクトプラグを用いる半導体装置が知られている(例えば、特許文献2または特許文献3参照)。他にも、トレンチのゲート電極にドーピング濃度の異なるポリシリコンを用いるトレンチ型MOSFETが知られている(例えば、特許文献4参照)。
[先行技術文献]
[特許文献]
[特許文献1] 特許第6732715号公報
[特許文献2] 特許第5975543号公報
[特許文献3] 特開2009-99872号公報
[特許文献4] 特開2008-218527号公報
【発明の概要】
【発明が解決しようとする課題】
【0003】
半導体装置において、半導体基板の面積に対する活性部の面積の割合を大きくすることが好ましい。
【課題を解決するための手段】
【0004】
本発明の一つの実施形態においては、上面を有する半導体基板を備える半導体装置を提供する。上記半導体装置は、前記半導体基板に設けられ、トランジスタを有する活性部を備えてよい。上記いずれかの半導体装置は、前記半導体基板の前記上面の上方に設けられたゲートランナーを備えてよい。上記いずれかの半導体装置において、前記トランジスタは、ゲート電極を備えるMOSゲートを含んでよい。上記いずれかの半導体装置において、前記ゲートランナーは、前記ゲート電極に電気的に接続されていてよい。上記いずれかの半導体装置において、前記ゲートランナーは、前記半導体基板の前記上面の上方において、前記活性部と前記半導体基板の1辺との間に設けられ、前記活性部と前記半導体基板の他のいずれの辺との間にも設けられていなくてよい。
【0005】
上記いずれかの半導体装置において、前記トランジスタの前記ゲート電極が、金属部分を有してよい。
【0006】
上記いずれかの半導体装置において、前記MOSゲートは、前記半導体基板の前記上面に設けられたトレンチを有してよい。上記いずれかの半導体装置において、前記金属部分は、前記トレンチの内部に設けられていてよい。
【0007】
上記いずれかの半導体装置において、前記半導体基板は、第1導電型のドリフト領域と、前記半導体基板の前記上面と前記ドリフト領域との間に設けられ、前記トレンチと接する第2導電型のチャネル領域を有してよい。上記いずれかの半導体装置において、前記金属部分は、前記チャネル領域よりも深くまで設けられていてよい。
【0008】
上記いずれかの半導体装置の前記トレンチの内部において、前記金属部分と、ポリシリコンが積層していてよい。
【0009】
上記いずれかの半導体装置において、前記トレンチは、側壁と、底部を有してよい。上記いずれかの半導体装置において、前記ポリシリコンは、前記トレンチの前記側壁と前記金属部分との間に設けられていてよい。
【0010】
上記いずれかの半導体装置において、前記側壁と垂直な方向において前記金属部分と積層している前記ポリシリコンの厚さは、0.2μm以下であってよい。
(【0011】以降は省略されています)
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