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公開番号2025093806
公報種別公開特許公報(A)
公開日2025-06-24
出願番号2023209691
出願日2023-12-12
発明の名称半導体装置
出願人富士電機株式会社
代理人弁理士法人RYUKA国際特許事務所
主分類H10D 30/66 20250101AFI20250617BHJP()
要約【課題】半導体装置において、半導体基板の面積に対する活性部の面積の割合を大きくすることが好ましい。
【解決手段】上面を有する半導体基板と、前記半導体基板に設けられ、トランジスタを有する活性部と、前記半導体基板の前記上面の上方に設けられたゲートランナーとを備え、前記トランジスタは、ゲート電極を備えるMOSゲートを含み、前記ゲートランナーは、前記ゲート電極に電気的に接続されており、前記ゲートランナーは、前記半導体基板の前記上面の上方において、前記活性部と前記半導体基板の1辺との間に設けられ、前記活性部と前記半導体基板の他のいずれの辺との間にも設けられていない半導体装置を提供する。
【選択図】図1
特許請求の範囲【請求項１】
上面を有する半導体基板と、
前記半導体基板に設けられ、トランジスタを有する活性部と、
前記半導体基板の前記上面の上方に設けられたゲートランナーと
を備え、
前記トランジスタは、ゲート電極を備えるＭＯＳゲートを含み、
前記ゲートランナーは、前記ゲート電極に電気的に接続されており、
前記ゲートランナーは、前記半導体基板の前記上面の上方において、前記活性部と前記半導体基板の１辺との間に設けられ、前記活性部と前記半導体基板の他のいずれの辺との間にも設けられていない
半導体装置。
続きを表示（約 900 文字）【請求項２】
前記トランジスタの前記ゲート電極が、金属部分を有する
請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳゲートは、前記半導体基板の前記上面に設けられたトレンチを有しており、
前記金属部分は、前記トレンチの内部に設けられている
請求項２に記載の半導体装置。
【請求項４】
前記半導体基板は、
第１導電型のドリフト領域と、
前記半導体基板の前記上面と前記ドリフト領域との間に設けられ、前記トレンチと接する第２導電型のチャネル領域と
を有し、
前記金属部分は、前記チャネル領域よりも深くまで設けられている
請求項３に記載の半導体装置。
【請求項５】
前記トレンチの内部において、前記金属部分と、ポリシリコンが積層している
請求項４に記載の半導体装置。
【請求項６】
前記トレンチは、側壁と、底部を有し、
前記ポリシリコンは、前記トレンチの前記側壁と前記金属部分との間に設けられている
請求項５に記載の半導体装置。
【請求項７】
前記側壁と垂直な方向において前記金属部分と積層している前記ポリシリコンの厚さは、０．２μｍ以下である
請求項６に記載の半導体装置。
【請求項８】
前記底部に形成された前記ポリシリコンの前記トレンチの深さ方向における厚さは、前記側壁と前記金属部分との間に設けられている前記ポリシリコンの厚さよりも大きい
請求項６に記載の半導体装置。
【請求項９】
前記半導体基板の前記上面の上方に設けられるエミッタ電極と、
前記ゲート電極と、前記エミッタ電極を絶縁する層間絶縁膜と
を更に備え、
前記層間絶縁膜が前記トレンチの内部に設けられている
請求項３に記載の半導体装置。
【請求項１０】
前記金属部分はタングステンを含む
請求項３に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
従来、半導体本体の中央にゲートフィンガを設ける半導体装置が知られている（例えば、特許文献１参照）。また、ゲートトレンチにコンタクトプラグを用いる半導体装置が知られている（例えば、特許文献２または特許文献３参照）。他にも、トレンチのゲート電極にドーピング濃度の異なるポリシリコンを用いるトレンチ型ＭＯＳＦＥＴが知られている（例えば、特許文献４参照）。
［先行技術文献］
［特許文献］
［特許文献１］特許第６７３２７１５号公報
［特許文献２］特許第５９７５５４３号公報
［特許文献３］特開２００９－９９８７２号公報
［特許文献４］特開２００８－２１８５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体装置において、半導体基板の面積に対する活性部の面積の割合を大きくすることが好ましい。
【課題を解決するための手段】
【０００４】
本発明の一つの実施形態においては、上面を有する半導体基板を備える半導体装置を提供する。上記半導体装置は、前記半導体基板に設けられ、トランジスタを有する活性部を備えてよい。上記いずれかの半導体装置は、前記半導体基板の前記上面の上方に設けられたゲートランナーを備えてよい。上記いずれかの半導体装置において、前記トランジスタは、ゲート電極を備えるＭＯＳゲートを含んでよい。上記いずれかの半導体装置において、前記ゲートランナーは、前記ゲート電極に電気的に接続されていてよい。上記いずれかの半導体装置において、前記ゲートランナーは、前記半導体基板の前記上面の上方において、前記活性部と前記半導体基板の１辺との間に設けられ、前記活性部と前記半導体基板の他のいずれの辺との間にも設けられていなくてよい。
【０００５】
上記いずれかの半導体装置において、前記トランジスタの前記ゲート電極が、金属部分を有してよい。
【０００６】
上記いずれかの半導体装置において、前記ＭＯＳゲートは、前記半導体基板の前記上面に設けられたトレンチを有してよい。上記いずれかの半導体装置において、前記金属部分は、前記トレンチの内部に設けられていてよい。
【０００７】
上記いずれかの半導体装置において、前記半導体基板は、第１導電型のドリフト領域と、前記半導体基板の前記上面と前記ドリフト領域との間に設けられ、前記トレンチと接する第２導電型のチャネル領域を有してよい。上記いずれかの半導体装置において、前記金属部分は、前記チャネル領域よりも深くまで設けられていてよい。
【０００８】
上記いずれかの半導体装置の前記トレンチの内部において、前記金属部分と、ポリシリコンが積層していてよい。
【０００９】
上記いずれかの半導体装置において、前記トレンチは、側壁と、底部を有してよい。上記いずれかの半導体装置において、前記ポリシリコンは、前記トレンチの前記側壁と前記金属部分との間に設けられていてよい。
【００１０】
上記いずれかの半導体装置において、前記側壁と垂直な方向において前記金属部分と積層している前記ポリシリコンの厚さは、０．２μｍ以下であってよい。
（【００１１】以降は省略されています）

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