特許ウォッチ

公開番号2025067443
公報種別公開特許公報(A)
公開日2025-04-24
出願番号2023177426
出願日2023-10-13
発明の名称半導体装置
出願人富士電機株式会社
代理人個人
主分類H10D 84/80 20250101AFI20250417BHJP()
要約【課題】過電流に対する保護性能を向上させることができる半導体装置を提供すること。
【解決手段】同一の半導体基板40には、活性有効領域にメイン半導体素子が設けられ、活性有効領域以外のセンス領域にメイン半導体素子に流れる過電流を検出するための電流センス部20が設けられている。メイン半導体素子および電流センス部20は、トレンチゲート構造の縦型IGBTである。メイン半導体素子は、すべてのセルにCS領域を有する。電流センス部20のセル29のうちの一部のセル29aはメイン半導体素子のセルと同一構造であり、一部のセル29bはメイン半導体素子のセルからCS領域を除いた構造を有する。電流センス部20のセル29bにCS領域23を設けないことで、センス領域34におけるCS領域23の単位面積当たりの平均キャリア濃度は、活性有効領域32におけるCS領域3の単位面積当たりの平均キャリア濃度よりも低くなっている。
【選択図】図6
特許請求の範囲【請求項１】
半導体基板の第１素子領域と、
前記半導体基板の前記第１素子領域以外の第２素子領域と、
前記第１素子領域に設けられた第１素子と、
前記第２素子領域に設けられた第２素子と、
前記半導体基板の内部に設けられた、前記第１素子および前記第２素子に共通の第１導電型の第１半導体領域と、
前記半導体基板の裏面と前記第１半導体領域との間に設けられた、前記第１素子および前記第２素子に共通の第２半導体領域と、
前記半導体基板の裏面に設けられ、前記第２半導体領域に電気的に接続された裏面電極と、
を備え、
前記第１素子は、
前記第１素子領域において前記半導体基板のおもて面と前記第１半導体領域との間に設けられた第２導電型の第３半導体領域と、
前記半導体基板のおもて面と前記第３半導体領域との間に選択的に設けられた第１導電型の第４半導体領域と、
前記第３半導体領域と前記第１半導体領域との間に設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第１蓄積領域と、
前記半導体基板のおもて面から前記第４半導体領域および前記第３半導体領域を貫通して前記第１半導体領域の内部で終端する第１トレンチと、
前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
前記半導体基板のおもて面に設けられ、前記第３半導体領域および前記第４半導体領域に電気的に接続された第１電極と、を備え、
前記第２素子は、
前記第２素子領域において前記半導体基板のおもて面と前記第１半導体領域との間に設けられた第２導電型の第５半導体領域と、
前記半導体基板のおもて面と前記第５半導体領域との間に選択的に設けられた第１導電型の第６半導体領域と、
前記第５半導体領域と前記第１半導体領域との間に設けられた、前記第１半導体領域よりも不純物濃度の高い第１導電型の第２蓄積領域と、
前記半導体基板のおもて面から前記第６半導体領域および前記第５半導体領域を貫通して前記第１半導体領域の内部で終端する第２トレンチと、
前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
前記半導体基板のおもて面に設けられ、前記第５半導体領域および前記第６半導体領域に電気的に接続された第２電極と、を備え、
前記第２素子領域における前記第２蓄積領域の単位面積当たりの平均キャリア濃度は、前記第１素子領域における前記第１蓄積領域の単位面積当たりの平均キャリア濃度よりも低いことを特徴とする半導体装置。
続きを表示（約 870 文字）【請求項２】
前記第２素子領域における前記第２蓄積領域の単位面積当たりの平均キャリア濃度は、前記第１素子領域における前記第１蓄積領域の単位面積当たりの平均キャリア濃度に対して０．２倍以上０．６倍以下程度であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２蓄積領域は、第１部分と、前記第１部分よりもキャリア濃度の低い第２部分と、を有することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２部分の厚さは、前記第１部分の厚さよりも薄いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２蓄積領域の前記裏面電極側の面を、前記第２部分で前記第２電極側に凹んで波打った形状としたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１部分のキャリア濃度は、前記第１蓄積領域のキャリア濃度と同じであることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第２蓄積領域のキャリア濃度は、前記第２蓄積領域の全域にわたって前記第１蓄積領域のキャリア濃度よりも低いことを特徴とする請求項１または２に記載の半導体装置。
【請求項８】
前記第１素子のすべての第１セルは、前記第３半導体領域、前記第４半導体領域、前記第１蓄積領域および前記第１ゲート電極を有し、
前記第２素子は、前記第１素子よりも少ない個数で第２セルを有し、
前記第２セルは、
前記第５半導体領域、前記第６半導体領域、前記第２蓄積領域および前記第２ゲート電極を有する第３セルと、
前記第５半導体領域、前記第６半導体領域および前記第２ゲート電極を有し、前記第２蓄積領域を有してない第４セルと、を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項９】
前記第３セルと前記第４セルとが一定の周期で繰り返し配置されていることを特徴とする請求項８に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
この開示は、半導体装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
特許文献１には、メインＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）部に流れる過電流を検出するための電流検出用素子としてセンスＩＧＢＴ部を内蔵し、センスＩＧＢＴ部におけるドリフト領域へのホール（正孔）の注入を少なくすることで、メインＩＧＢＴ部よりもセンスＩＧＢＴ部で伝導度変調効果を相対的に低くした構成が開示されている。特許文献２にも同様な技術が記載される。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２０／２０８７３８号
特許第５３４０９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１では、ＩＧＢＴのスイッチング時のミラー期間に、電流検出用素子を流れたセンス電流によってセンス抵抗体に生じるセンス電圧が急激に上昇する現象が生じる。この現象によって、電流検出用素子を内蔵したＩＧＢＴと、インダクタンス等の誘導負荷と、を備えた半導体回路装置の誤動作を招く虞がある。
【０００５】
この開示は、より簡便に、過電流に対する保護性能を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この開示の一態様にかかる半導体装置は、以下の通りである。半導体基板に、第１素子領域と、前記第１素子領域以外の第２素子領域と、が設けられている。前記第１素子領域には、第１素子が設けられている。前記第２素子領域には、第２素子が設けられている。前記半導体基板の内部に、前記第１素子および前記第２素子に共通の第１導電型の第１半導体領域が設けられている。前記半導体基板の裏面と前記第１半導体領域との間に、前記第１素子および前記第２素子に共通の第２半導体領域が設けられている。裏面電極は、前記半導体基板の裏面に設けられ、前記第２半導体領域に電気的に接続されている。前記第１素子は、第２導電型の第３半導体領域と、第１導電型の第４半導体領域と、第１導電型の第１蓄積領域と、第１トレンチと、第１ゲート電極と、第１電極と、を備える。
【０００７】
前記第３半導体領域は、前記第１素子領域において前記半導体基板のおもて面と前記第１半導体領域との間に設けられている。前記第４半導体領域と、前記半導体基板のおもて面と前記第３半導体領域との間に選択的に設けられている。前記第１蓄積領域は、前記第３半導体領域と前記第１半導体領域との間に設けられている。前記第１蓄積領域は、前記第１半導体領域よりも不純物濃度が高い。前記第１トレンチは、前記半導体基板のおもて面から前記第４半導体領域および前記第３半導体領域を貫通して前記第１半導体領域の内部で終端する。前記第１ゲート電極は、前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられている。前記第１電極は、前記半導体基板のおもて面に設けられ、前記第３半導体領域および前記第４半導体領域に電気的に接続されている。前記第２素子は、第２導電型の第５半導体領域と、第１導電型の第６半導体領域と、第１導電型の第２蓄積領域と、第２トレンチと、第２ゲート電極と、第２電極と、を備える。
【０００８】
前記第５半導体領域は、前記第２素子領域において前記半導体基板のおもて面と前記第１半導体領域との間に設けられている。前記第６半導体領域は、前記半導体基板のおもて面と前記第５半導体領域との間に選択的に設けられている。前記第２蓄積領域は、前記第５半導体領域と前記第１半導体領域との間に設けられている。前記第２蓄積領域は、前記第１半導体領域よりも不純物濃度が高い。前記第２トレンチは、前記半導体基板のおもて面から前記第６半導体領域および前記第５半導体領域を貫通して前記第１半導体領域の内部で終端する。前記第２ゲート電極は、前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられている。前記第２電極は、前記半導体基板のおもて面に設けられ、前記第５半導体領域および前記第６半導体領域に電気的に接続されている。前記第２素子領域における前記第２蓄積領域の単位面積当たりの平均キャリア濃度は、前記第１素子領域における前記第１蓄積領域の単位面積当たりの平均キャリア濃度よりも低い。
【０００９】
上述した開示によれば、第２素子のオン特性を第１素子のオン特性よりも低下させることができる。このため、第１素子に流れる過電流を検出するための電流センス部として第２素子を用いた場合に、第１，２素子のターンオン時に、第１素子と比べて、第２素子での伝導度変調が遅くなり、第２素子を流れるセンス電流の立ち上がりが遅くなる。これによって、センス電圧（センス電流が流れることでセンス抵抗体の端部間に生じる電位差）の上昇を一定の範囲で抑制することができるため、通常ターンオン時における第１素子の保護機能の誤動作を抑制することができる。
【発明の効果】
【００１０】
本開示にかかる半導体装置によれば、過電流に対する保護性能を向上させることができるという効果を奏する。
【図面の簡単な説明】
（【００１１】以降は省略されています）

関連特許